“编译预处理”是Verilog HDL编译系统的一个组成部分。编译预处理语句以西文符号“‵”开头——注意，不是单引号“’”！ 在编译时，编译系统先对编译预处理语句进行预处理，然后将处理结果和源程序一起进行编译。 一、‵define语句 宏定义语句——用一个指定的标志符（即宏名）来代表一个字符串（即宏内容）。 Ø
宏名可以用大写字母，也可用小写字母表示；但建议用大写字母，以与变量名相区别。 Ø
‵define语句可以写在模块定义的外面或里面。宏名的有效范围为定义命令之后到源文件结束。 Ø
在引用已定义的宏名时，必须在其前面加上符号“‵” ！ Ø
使用宏名代替一个字符串，可简化书写，便于记忆，易于修改。 Ø
预处理时只是将程序中的宏名替换为字符串，不管含义是否正确。只有在编译宏展开后的源程序时才报错。 Ø
宏名和宏内容必须在同一行中进行声明！ | 
