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求助verilog时钟问题

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yigaoyang发表于 2004-12-4 11:01 | 显示全部帖子

求助verilog时钟问题

时钟, verilog, 求助
用verilog编写了两个模块,两个模块使用同一个时钟,第一个模块在时钟上升沿把数据放到数据总线,第二个模块在时钟下降沿读数据,可是用quartus后仿真的时候第二个模块老是读不出数据.请问是怎么回事啊?先多谢各位了!


[此贴子已经被作者于2004-11-11 20:25:47编辑过]

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