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半导体行业目前面临集成电路（IC）制造方法的巨大变革，这一变革旨在不断提高IC的性能和密度，可能会对设计方法产生影响。晶圆代工厂家目前正准备根据finFET概念加强使用三维晶体管结构的14nm和16nm工艺，因为相比较20nm的平面型晶体管，它们可以提供更高的性能。
通过提高载流通道，可从门控的三面对其进行环绕，从而使门控展现出更强的静电控制。这克服了导致过多漏电流的短通道效应以及使用大量硅片制造的纳米平面型晶体管所产生的其他问题。
图1：更好地说明了频率范围内的漏电流控制
多层面门控的进一步优势在于单位范围内的驱动电流多于平面型器件单位范围内的驱动电流——相比于平面型器件，在等效门控长度相同的情况下，使用鳍（Fin）结构高度可创建有效容积更大的通道。这意味着有效性能更好。
通过增强FinFET性能，可在功率预算给定的情况下实现比体硅技术更高的频率数。功耗降低源于以下两个方面：对宽型高驱动标准单元的需求降低；以及漏电流量给定情况下，在较低电源电压下工作的能力。但是，只有改变设计技术才能完全实现功耗降低性能。
基于标准单元的流程仍是实现高生产率IC实施的关键因素。过去数十年来，单元提取巩固了综合驱动设计流程的基础，为高度自动化的数字电路实施提供了基础，使得小规模团队进行百万门级电路设计成为可能。晶体管结构的变更以及相关的布局依赖效应即将突破设计流程的物理层、单元层和逻辑层之前的清晰接口，这使得设计人员在布局电路时不得不考虑低层特征。但是，通过增强单元级别智能化，可以维持标准单元提取的生产率优势，并且仍然能够获得通过基于finFET的工艺实现的功率、性能和面积（PPA）优势。
伴随finFET而来的是电路结构因其外形变化而导致的根本性变革（图2）。给定工艺的鳍（Fin）结构具有固定的宽度和间距。与平面工艺（可通过任意量增加晶体管宽度来提高整体驱动强度，从而改善大型扇区或高电容总线的性能）相比，finFET的有效宽度只能通过向晶体管添加更多鳍（Fin）结构才能予以改变。鳍（Fin）结构量化不仅提高模拟和自定义电路设计的复杂度，还对数字电路实施产生微妙而重要的影响。
图2：FinFET vs平面型晶体管
总而言之，基于finFET的流程将从尽可能窄的鳍（Fin）结构间距中受益，因为这将提供更好的密度、灵活性和性能。用于创建鳍（Fin）结构的工艺依赖于化学性自动调准技术，该技术可以使间距比金属互联的最精细层（M1和M2）的行间距缩小25%.这些金属层目前使用两个各不相干却又结合为一种合成曝光的的光罩绘制，而非使用自我调准的工艺绘制。这些金属层的最小间距由叠对误差确定，因此采用自我调准的鳍（Fin）结构形成步骤可实现较高间距。设计用于实施大部分数字逻辑（将用于基于finFET的IC）的标准单元时，需要考虑鳍（Fin）结构与M2间距的不匹配性（通常情况下，鳍（Fin）结构平行于M2间距）。 |
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