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请教cpld的问题

请教cpld的问题

我用Quartus II 编了个单输入单输出非门的小程序,传到EPM570中,输入引脚接高低电平输出都正常,为什么输入引脚悬空,测输出是一50KHz的方波?[em03]

怎么帖子都没人理的呀??

版主都去哪啦,难道都还没开工?????

帖子可以到这里来发发噢!

quartus上仿真出现有这种情况吗?

程序贴出来看看?

把程序贴出来看看

为啥要让输入引脚悬空呢?正常的电路使用都不应该让这种情况发上阿。CMOS工艺的电路输入端是不允许悬空的。

我以前做低功耗,CMOS门电路不用的引脚悬空,单片电路居然有50mA电流消耗,把不用输入引脚接固定电平,功耗降到数十个uA水平。

你这个不用的输入引脚悬空,输出方波是周围电磁环境干扰了CMOS的输入引脚导致的,有时候还可能是正弦波呢。

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