CMOS集成电路CD4017C采用标准的双列直插式脚塑封，它的引脚排列如图1所示。 CC4017 是国标型号，它与国外同类产品CD4017 在逻辑功能、引出端和电参数等方面完全相同，可以直接互换。其引脚功能如1：
① 脚(Y5)，第5输出端；
② 脚(Y1)，第1输出端；
③ 脚(Y0)，第0输出端，电路清零时，该端为高电平；
④ 脚(Y2)，第2输出端；
⑤ 脚(Y6)．第6输出端；
⑥ 脚(y7)，第7输出端；
⑦ 脚(Y3)，第3输出端；
⑧ 脚(vss)．电源负端；
⑨ 脚(Y8)，第8输出端；
⑩ 脚(Y4)．第4输出端；
脚(Y9)．第9输出端；
脚(Qco)，级联进位输出端，每输入 10 个时钟脉冲，就可得一个进位输出脉冲，因此进位输出信号可作为下一级计数器的时钟信号。
脚(EN)，时钟输入端，脉冲下降沿有效；
脚(CP)，时钟输入端．脉冲上升沿有效；
脚(R)，清零输入端，在“R”端加高电平或正脉冲时，CD40171C 计数器中各计数单元输出低电平“0”，在译码器中只有对应“0”状态的输出端 Y0 为高电平；
脚(VDD)，电源正端．3～18V 直流电压。
CD40171C 内部逻辑电原理图如图 1-2 所示。它是由十进制计数器电路和时序译码电路两部分组成。其中的 D 触发器 Fl～F5 构成了十进制约翰逊计数器，门电路 5～14 构成了时序译码电路。约翰逊汁数器的结构比较简单．它实质上是一种串行移位寄存器。除了第 3 个触发器是通过门电路15、16 构成的组合逻辑电路作用于 F3 的 D3 端以外，其余各级均是将前一级触发器的输出端连接到后一级触发器的输入端 D 的，计数器最后—级的 Q5 端连接到第一级的 D1 端。这种计数器具有编码可靠，工作速度快、译码简单，只需由二输入瑞的与门即可译码，且译码输出无过渡脉冲干扰等特点。通常只有译码选中的那个输出端为高电平，其余输出端均为低电平。 约翰逊计数器状态如表1-1所示。
当加上清零脉冲后，Q1～Q5 均“0”，由于 Q1 的数据输入端 D1 是 Q5 输出的反码，因此, 输入第—个时钟脉冲后，Q1 即为“ l ”，这时 Q2 - Q5 均依次进行移位输出，Ql 的输出移至 Q2，Q2的输出移至 Q3……。如果继续输入脉冲，则 Q1 为新的 Q5，Q2～Q5 仍然依次移位输出，这样就得到了表 l ～ l 的状态及图 l ～ 3 的波形
由五级计数单元组成的约翰逊计数器，其输出端町以有 32 种组合状态，而构成十进制计数器只需 10 种计数状态，因此，当电路接通电源之后，有可能进入我们所不需要的 22 种伪码状态 。
为了使电路能迅速进入表 1～ l 所列状态，就在第三级计数单元的数据输入端上加接了两级组合逻辑门，使 Q2 不直接连接 D3，而使 03 由下列关系决定：
D3＝Q2(Ql+Q3)
这样做，当电源接通后，不管计数单元出现哪种随机组合，最多经过 8 个时钟脉冲输入之后 ，都会自动进入表 l ～ l 所列状态。
CD4017 有 3 个输入端：复位清零端 R，当在 R 端加高电平或正脉冲时，计数器清零，在所有输出中，只有对应“0”状态的 Q0 输出高电平，其余输出均为低电平：时钟输入端 CP 和 CE，其中 CP 端用于上升沿计数，CE 端用于下降沿计数，这两个输入端的内部逻辑电路如图 2 所示。由图 2 可见，CP 和 CE 还有互锁的关系，即利用 CP 计数时，CE 端要接低电平：利用 CE 计数时，CP端要接高电平。反之则形成互锁。
在“R” 端加上高电平或正脉冲日子，计数器中各计数单元 F1～ F5 均被置零，计数器为“00000 ”状态。
CD4017 有 10 个译码输出端 Q0～ Q9，它仍随时钟脉冲的输入而依次出现高电平，见图 3。此外，为了级联方便，还设有进位输出端 QC，每输入 10 个时钟脉冲，就可得到一个进位输出脉冲，所以QC 可作为下一级计数器的时钟信号。
从上述分析中可以看出，CD4017(它的基本功能是对“CP”端输入脉冲的个数进行十进制计 数，并按照输入脉冲的个数顺序将脉冲分配在 Yo —Y9 这十个输出端，计满十个数后计数器复零，同时输出—个进位脉冲。我们只要掌握了这些基本功能就能设计出千姿百态的应用电路来。 | 
