基于芯片测试的环路滤波器设计 滤波器, 合成器, 锁相环, 影响

Bazinga

小数分频频率合成器在测试时必须外接一个环路滤波器电路与压控振荡器才能构成一个完整的锁相环电路。其外围电路中环路滤波器的设计好坏将直接影响到芯片的性能测试。以ADF4153小数分频频率合成器为例，研究了其外围环路滤波器的设计方法，给出了基于芯片测试的环路滤波器设计流程，并进行了验证测试。测试结果表明，该滤波器可满足小数分频频率合成器芯片测试的需要。
在进行小数分频频率合成器的芯片测试时，数字部分可以通过常规的数字测试方法即可以实现；而输出射频信号的相位噪声、杂散噪声则需要芯片工作在正常的输出状态下才能测试。小数分频频率合成器芯片在测试时需要与外接环路滤波器（LF）、压控振荡器（VCO）才能构成完整的锁相环回路，在具备正常的芯片功能的前提下才能实现对其相位噪声、杂散噪声下的测试。

一般而言，压控振荡器均使用现成的器件，在挑选器件时注意性能指标的匹配就可以，只有环路滤波器才是需要计算和设计的。环路滤波器在整个电路中主要作为一个低通滤波器，它将芯片鉴相器输出的脉冲信号进行低通滤波，将高频分量滤除，最终得到一个相对平滑的直流电压信号去控制VCO工作，从而获得一个稳定的频率输出。环路滤波器的性能将直接影响到小数分频频率合成器芯片性能的测试。

本文以ADF 4153型小数分频频率合成器为例，给出了容易实现的三阶环路滤波器的设计方法，能够满足芯片实际测试的需要。
1 外接环路滤波器的设计

环路滤波器是电荷泵锁相环电路的重要环节，它连接在电荷泵和压控振荡器之间。锁相环的基本频率特性是由环路滤波器决定的。实际上，正是由于环路滤波器的存在，锁相环才可以选择工作在任意的中心频率和带宽内。环路滤波器的类型多种多样，大致分为有源滤波器和无源滤波器两大类，无源滤波器与有源滤波器相比，其优点在于：结构简单、低噪声、高稳定度和易以实现。

最常见的无源滤波器是如图1所示的三阶滤波器。一般而言，环路滤波器的带宽应为PFD频率（通道间隔）的1/10。提高环路带宽会缩短锁定时间。但环路带宽过大会大幅度地增加不稳定性，从而导致锁相环无法锁定的状态。



图1三阶环路滤波器




三阶无源滤波器的传递函数为：





为了求取C1、C12、C3和R1、R2的取值，首先需要确定设计需要的带宽及相位裕度，诸多文献给出了详细的求取步骤，在此不再敷述。然而，在实际的应用时，这种计算方法较为繁琐，不利于工程设计使用。

ADI公司发布的ADIsimPLL频率合成器设计软件可以很方便地根据用户的使用要求进行环路滤波器的设计。它将应用工程师从繁杂的数学计算中解脱出来。应用者只要输入设置环路滤波器的几个关键参数，ADISimPLL就可以自动地计算出所需要的滤波器元器件的数值。这些参数包括：鉴相频率PFD，电荷泵电流ICP，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源或无源，阶数）。然而，在芯片测试时，如何尽可能地将外界电路（如环路滤波器）引入的噪声降低，以测试出芯片的真实性能，这是芯片外围电路设计时需要解决的问题。
2 环路滤波器设计参数的选择

为了研究环路滤波器对锁相环输出频率相位噪声的影响，设计出符合芯片测试需要的外围环路滤波器。我们在ADIsimPLL软件中进行了如下仿真配置。器件型号：ADF 4153，fPFD=25MHz（理想信号源），INT=69，FRAC=101，MOD=125，VCO采用ZComm公司的V674ME34-LF，在该配置下，预期输出的RFOUT=1.7452GHz。

a）设定环路滤波器带宽为20kHz，相位裕度50°，其相位噪声的仿真情况如图2所示。



图2环路带宽20kHz时的相位噪声仿真图




从图2中可以得知，当环路滤波带宽为20kHz时，VCO所引起的相位噪声占据了主导地位。芯片所引起的相位噪声则被淹没在总输出噪声之下。换句话说，当环路带宽较窄（如20kH）的情况下，针对锁相环输出信号进行相位噪声测试，其结果并不能真正地反映芯片输出的相位噪声。

b）设定环路滤波器带宽为100kHz，相位裕度50°，其相位噪声的仿真情况如图3所示。



图3环路带宽为100kHz时的相位噪声仿真图




从图3中可以得知，当环路滤波带宽为100kHz时，VCO对于总相位噪声的贡献显著地降低，芯片所引起的相位噪声占据了主导地位，在10kHz以内，总相位噪声输出的曲线基本与芯片所引起的相位噪声重合。由此可以得知，当环路带宽较宽（如100kHz）的情况下，针对锁相环输出信号进行相位噪声测试，其结果基本能真正反映芯片输出的相位噪声。

本文研究的ADF 4154的主要测试频点为1.7452GHz（fPFD=25MHz，RSET=5.1k），根据测试要求进行综合的考虑，设定了环路带宽75kHz，相位裕度50°的约束条件。在进行ADF 4153的外围电路设计时，首先需要确认所使用的VCO型号及其标称性能。然后再根据ADI公司提供的ADIsim-PLL软件进行三阶环路滤波器的设计。从软件得出C1~C3、R2、R3的具体取值，再根据现有的标称电容电阻值进行调整，反算出实际设计的环路带宽及相位裕度。实际数据如表1所示。





由此，我们确定了环路滤波器中各个电容、电阻的取值，并设计了可用于ADF 4153芯片测试的电路原理图，如图4所示。VCO的输出不仅需要连接外部频谱仪进行测试，还需要通过电容反馈到ADF 4153的REFINA端，同时REFINA端还需要预留SMA头用于射频输入频率范围及灵敏度测试。一个简单的电阻网络用于完成VCO输出信号功率的再分配。



图4环路滤波器及射频电路设计
3 环路滤波器的测试验证

在仿真的基础上，我们设计并加工了ADF4153的测试板，并按照计算的电容、电阻值组成了环路滤波网络。采用Agilent8257D射频信号源提供250MHz作为fREFIN，通过SPI端口设定fPFD=25MHz，N=69，4/5分频模式，ICP=5mA，FRAC=101，MOD=125。使用频谱仪测量输出信号，能够正常锁定在1.7452GHz，如图5所示。图6为该频点的相位噪声测试图，实测相位噪声为-106.34dBc/Hz。环路带宽约为85kHz，与理论值77.3kHz存在一定的差距。这是由于在仿真时并没有考虑测试板走线及测试插座等存在的寄生电容所导致的偏差，但仍在合理范围以内。



图5输出信号频谱



图6相位噪声测试图



针对芯片进行不同工作模式下的相位噪声及杂散进行测试，测试结果如表2、3所示。

数据手册规定最低的相位噪声模式下5kHz频偏的相位噪声PN≤-95dBc/Hz，实测该点为-106.04dBc/Hz，测试结果满足要求。

数据手册规定中间杂散模式下1MHz频偏的杂散SN≤-65dBc/Hz，实测该点为-84.99dBc/Hz，测试结果满足要求。

综上所述，该滤波器的设计能达到预期的设计目标，满足不同模式下的杂散及相噪测试的要求，可用于ADF 4153芯片的性能测试。

4 结束语

本文主要基于芯片测试目的，针对外围电路中的环路滤波器设计来进行讨论，文中给出了一种简单、易行的工程化计算方法和流程，并对其进行了验证测试，测试结果满足芯片测试的需要。这种方法已经应用于多款小数分频频率合成器的测试电路的设计中。