关键字：FPGA RapidIO Xilinx 节点
1 引言
在传统的嵌入式多处理器系统中，处理器之间的互连是通过分时共享总线来实现的，所有通信争用总线带宽，由此就造成处理器越多，每个处理器可用带宽就越少，从而带来严重的系统信息传输能力瓶颈。并且总线具有大量的引脚数目，带来了一定的电气特性和机械特性等问题，使得信号频率以及信号可传输距离都受到很大程度的制约。
RapidIO总线技术是一种基于高性能包交换的互连技术，具有极低的延迟（纳秒级）和高带宽。RapidIO总线技术的提出消除了带宽这个瓶颈问题，成功解决了处理器集成芯片之间和线路板之间互连问题。目前RapidIO已经成为唯一的一个系统内串行互连协议标准，世界各大半导体公司都陆续推出了基于RapidIO技术的相关产品，基于RapidIO通信体系架构技术的系统已在电信、国防、医疗等行业大量使用。
当前在一个高速嵌入式多处理器系统内一般由PPC、DSP和FPGA等处理器构成。本文对FPGA的RapidIO节点设计进行了功能测试和验证。
2 RapidIO 技术概述
RapidIO可提供10Gbps以上的带宽(RapidIO 2.0规范可提供
100Gbps带宽)，其所有的协议都是由硬件实现的，与软件无关。适合用于芯片与芯片、板与板、系统与系统之间的高速数据传输。
RapidIO协议采用三层分级体系结构。逻辑层规范位于最高层，定义全部协议和包格式，它们为端点器件发起和完成事务提供必要的信息。传输层规范在中间层，定义RapidIO地址空间和在端点器件间传输包所需的路由信息。物理层规范在整个分级结构的底部，包括器件级接口的细节，如包传输机制、流量控制、电气特性和低级错误管理。
RapidIO的传输操作是基于请求和响应机制，传输操作可以在包传输间歇插入控制符。包（PACKET）是系统中端点器件的通信单元。由发起者（intiator）产生一个传输请求，请求包被传输到相邻的交换器件，从而进入交换机构，通过交换机构这个完整的请求包被传输到目标器件（target）,目标器件根据请求完成相应的操作后，发送相应的响应包，经过交换机构传回到发起者，这时一个完整的传输过程完成。控制符一般在物理层互连中用作传输管理，如包的确认、流控信息和维护功能等。如图1所示。
图1 RapidIO的传输操作
RapidIO 的三层体系结构可以将不同的单元互连起来，不同的单元之间以包的形式进行通信。这样的互连网络可以有很灵活的系统拓扑，常用的是基于交换的互连系统。一个包从一个处理单元送到另一个处理单元是通过交换单元进行的，交换单元通过对包格式里的传输字段进行译码，而得到包所要到达哪个处理单元。由于通常一个请求包对应一个响应包，所以包格式里的传输字段还要定义响应包的返回路径。
3 RapidIO的FPGA节点实现
典型的系统网络由PPC、DSP和FPGA三种节点构成。随着CPU、DSP和FPGA等处理器的性能得到较大提升，提高连接这些高性能器件的总线性能成为提升系统性能的关键。在一些处理器、系统逻辑、FPGA和ASIC中都已经实现了RapidIO技术，如Xilinx公司已经出售RapidIO的终端接口逻辑IP核；TI公司的DSP芯片TMS320C6455内部集成了串行RapidIO外设；Motorola公司已经推出的PowerQUICCIII处理器中集成了RapidIO接口逻辑；Tundra公司提供8端口的串行1x/4x的 RapidIO交换芯片Tsi568A和RapidIO桥接芯片。这里讨论FPGA中RapidIO节点的实现。
RapidIO网络中FPGA上的RapidIO节点，可以采用Xilinx RapidIO解决方案实现。Xilinx RapidIO解决方案如图2所示，它由物理层核，逻辑传输层核、缓冲器核和参考设计4个部分组成。其中参考设计控制时钟、复位和配置空间的存取。
图2 Serial RapidIO 功能框图
逻辑层和传输层接口如图3所示。逻辑层通过Xilinx特有的本地Link接口与物理层相连，以构成RapidIO节点。逻辑层分为几个模块来控制发送和接收包的串接和解析。其中用户接口（User Interface）包含4个端口 (Initiator Request, Initiator Response, Target Request 和Target Response) ，从这里向remote节点发送包或接收remote节点发送的包，它是使用Xilinx SRIO解决方案时用户通信使用的接口。还可以从这些端口发起到本节点配置寄存器的读写操作。维护接口包含
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