ISSI公司的sram verilog model使用

yuchengze

现在正在进行用fpga来读写sram的小项目，为了验证读写时序，我特地到ISSI公司官网联系他们的技术人员给我发来了一个sram芯片的verilog model，我将其加入到我的工程中，然后再将其在我的testbench里进行了例化，将自己的设计模块也进行了端口连线，然后开始仿真，但是发现仿真却每次都停在了200ns处， 那里有一个$finish ，本来以为是这个的问题，但是我将延时改大，或直接将这句话屏蔽，均只能运行200ns，不知道怎么回事，波形图如图 ，estbench代码也如图 IS61LV25616.rar [color=#999999 !important](2.61 KB, 下载次数: 2) ,希望会的朋友可以讲一讲。。。。附件为sram芯片的仿真模型的verilog代码