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- UID
- 1029342
- 性别
- 男
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2.2 关键走线的阻抗控制 图2是PCB叠层结构示意图，其中L1，L3，L6，L8是信号层;L2，L7是地层;L4，L5是电层。信号层分别参考临近的地层或电源层。其中PCIe链路仅在L1和L8布线，基于以上叠层结构，确定PCIe接口的100 Ω差分阻抗走线的线宽和线间距分别为4 mil(1mil=0.0254 mm)和8.1 mil，差分线长容差在5 mil之内。
DDR2 SDRAM的布线按照SSTL_18标准，DQ/DQS信号在L3和L6层，确定50 Ω单端走线线宽5.3 mil，等长控制在10 mil之内。时钟走线是100 Ω差分阻抗，布线时放在顶层和L6层。在时钟走线过孔附近打上接地过孔，作为信号回流路径，以尽量减少阻抗不连续对信号完整性造成的影响。
3 PCIe应用层设计方案及仿真
3.1 PCIe IP核结构
Altera的PCIe硬核IP包含处理层，链路层和物理层所要求的全部功能，以及大多数的可选功能。只需在IPCompiler中经过简单的参数设置即可生成全功能的IP模块，如果是作为端点设备，可以使用Avalon-ST接口或Avalon—MM接口适配器，将应用层映射为处理层的TLP。Avalon—ST适配层将应用层的Avalon—ST接口映射到PCIe处理层的TLPs。
3.2 应用层设计
图4左侧是应用层的方案图，主要包含配置模块、硬核IP模块、时钟管理模块、DMA读写控制与仲裁模块、任务驱动模块等5部分。
设计采用64位Agalon—ST接口，这样供应用的层使用的时钟pld_clk与内核时钟同频。TLPs分为Header、PayLoad和ECRC 3部分。其中TLP的数据包头指出了数据包的类型，路由方式，有效载荷长度，目标地址，设备ID，功能ID，总线ID等内容，而数据包后还可生成与校验有关的ECRC信息，这些特征均有助于增强传输过程中数据的完整性与可靠性。图5是一个以4双字长度为例的数据接收的时序图，其中rx_st_data和tx_st_data表示64位宽度的读写数据端口，rx_st_sop和tx_st_sop表示数据包起始标志，rx_st_eop和tx_st_eop表示数据包结束标志。应用层可根据这些数据和标志位实现TLP接收与发送同步。
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