HyperLink编程和性能考量3

我是MT

通过上表的配置，可知
当DSP0 的core 0/1 访问0x40800000，它事实上访问了DSP1 上的LL2 地址空间。
当DSP0 的core0 访问0x4D000000，它事实上访问了DSP1 上DDR 的地址空间0x8C000000
当DSP0 的core1 访问0x4D000000 ，它事实上访问了DSP1 上DDR 的地址空间0x8F000000 与本文档对应的范例工程将HyperLink 配置成上述的内存映射关系。下面是关键部分的配置代码。
对于一些简单的应用，可能只是想访问远程DSP 的DDR 空间,那么下面的例子用于这种情况。存储映射关系如下图所示。
图3 通过HyperLink 窗口只映射到远端的DDR 空间
这是最简单的例子,但是却可以访问远端DSP 的大块存储空间。DSP0 上的每个master(core 或者其他外设) 都可以可以访问DSP1 上256MB DDR 空间。下表描述了core0 和core1 的对remote DSP DDR 存储映射。
3、HyperLink 性能考虑
本节将让设计者对HyperLink 访问远程存储空间的性能评估有基本的认识。同时提供了在不同的操作条件下获得的性能测试数据。大部分测试是在最理想的测试条件进行，以评估可以获得的最大吞吐量。
本文所描述的绝大部分性能数据是在C6670EVM 上获得。C6670 EVM 上DDR 配置成64bit 位宽1333M，HyperLink 速率配置成10Gbit。
一些影响HyperLink 访问性能的因素在本节中将会被讨论到。
3.1 通过HyperLink 实现存储拷贝的性能
下表(表3)描述了使用HyperLink 在LL2 与远程大块线性存储空间进行数据传送测试获得的传输带宽。传输块的大小为64KB。带宽的计算是通过计算传输总的字节数除以传输所用的时间获得。
上述数据展示了cache 能够极大的改善DSP 内核通过HyperLink 读取数据的性能。
但是L2 cache 却遏制了通过HyperLink 写数据的性能，这是因为L2 是write-allocate cache。对于使能L2cache 后的写操作，它总是会先从将要写入的存储区读取128 字节的数据到L2cache ，然后在L2 cache 中修改数据，最后在cache 冲突的时候回写回到原先的存储区，或者人为的回写回原存储区。
上述EDMA 吞吐率数据是通过TC0 (传输控制器0)和CC0(通道控制器0)上测试得到，其他TCs的数据会比TC0 稍低。整个传输的瓶颈是在HyperLink，不是在EDMA 传输控制器上。