HyperLink编程和性能考量1 文章, 接口, 通信, 信息, 影响

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摘要
HyperLink 为两个KeyStone 架构DSP 之间提供了一种高速，低延迟，引脚数量少的通信接口。HyperLink 的用户手册已经详细的对其进行了描述。本文主要是为HyperLink 的编程提供了一些额外的补充信息。
同时本文还讨论了HyperLink 的性能，提供了在各种操作条件下的性能测试数据。对影响HyperLink 性能的一些参数进行了讨论。
文章的最后附上对应本文的应用代码。
1、HyperLink 介绍
HyperLink 为两片DSP 之间提供一种高速、低延迟，引脚数少的通信连接接口。
HyperLink 的设计速度最高速率支持12.5Gbps，目前在大部分的KeyStone DSPs 上, 由于受限于SerDes 和板级布线，速度接近为10Gbps 。HyperLink 是TI 专有的外设接口。相对于用于高速Serdes 接口的传统的8b10b 编码方式，HyperLink 减少了编码冗余，编码方式等效于8b9b。单片DSP 为HyperLink 提供4 个SerDes 通道，所以10Gbps 的HyperLink 理论吞吐率为10*4*(8/9)= 35.5Gbps= 4.44GB/s.
HyperLink 使用了PCIE 类似的内存映射机制，但它为多核DSP 提供了一些更灵活的特性。本文将会使用几个范例来详细解释这一点。
本文还讨论了HyperLink 的性能，提供了在各种操作条件下的性能测试数据。对影响HyperLink 性能的一些因素进行了讨论。
2、HyperLink 配置
本节提供了一些配置HyperLink 模块的补充信息。
2.1 Serdes 配置
Serdes 必须配置成期望的链接速度。图1 表示了输入参考时钟和输出时钟之间的关系。
输入参考时钟建议限制在156.25MHz ~312.5MHz 范围内。Serdes PLL 的倍频系数必须合理配置生成的内部时钟(internal clock)限制在1.5625GHz ~ 3.125GHz 范围内。
最后的链接速度由内部时钟(internal clock)驱动，通过link rate 配置来得到。
2.2 HyperLink 存储映射配置
HyperLink 的存储映射非常的灵活。HyperLink 的用户手册对此作了详细的描述。本节将用两个例子来详细的解释它。图2 是第一个例子。
图2 通过HyperLink 窗口映射到远端不同类型的存储空间