FPGA的静态功耗分析与降低技术 晶体管, 技术

yuyang911220

（c）SRAM单元：在FPGA中有大量的SRAM单元用来配置FPGA，这些SRAM在FPGA工作过程中仅仅被配置一次并且保持值不变。通常用标准的六管结构来设计配置用的SRAM并且选择高Vth的晶体管，因为这些SRAM仅仅用作只读模式，仅配置一次。通过高的Vth来降低亚阈值漏电流就会非常重要，在很多商业化的FPGA中都选择高Vth SRAM单元。亚阈值漏电流通过两个背靠背连接的反向器，栅漏电流通过传输管中的一个，如图9所示。



（d）LUT单元：LUT查找表是有SRAM单元阵列和多路选择器组成的。SRAM单元阵列来实现真值表，多路选择器根据LUT输入来选择查找哪个SRAM单元。LUT的漏电流如上SRAM、多路选择器以及反向器所述。

（e）布线开关：在FPGA中有两种结构的布线开关，一种是BUF驱动的布线开关，另一种是传输管的布线开关，这两种结构都含有NMOS传输管。图10描述了第一种结构的漏电流情况，当NMOS传输管关掉S=0，输入In为1，输出Node同样为1时，亚阈值漏电流通过反向器的PMOS管和传输管NMOS，栅漏电流通过反向器的NMOS管。



图11描述了第二种结构的栅漏电流情况，当传输管栅为1，传输0时就会有栅漏电流。

在布线结构中最后一级布线开关NMOS必须去驱动BUF，当NMOS传输一个逻辑1会损失一个Vth，再去驱动BUF时将会有很大的静态漏电流，如图12所示。



为了解决这个问题，商业化的FPGA通常通过提高NMOS传输管的栅电压来防止阈值电压损失，从而降低静态电流，如图13所示。



3.3静态功耗降低技术

亚阈值漏电流是静态功耗产生的主要原因之一，降低亚阈值漏电流将有效地降低芯片的静态功耗。亚阈值漏电流的解析模型如下公式所示：



Vt为阈值电压，n为亚阈值摆幅系数，W为晶体管的宽度，L为长度，μ为电子迁移率，q为电子电量，Φs为硅表面势，εsi为硅的介电常数。从式中可以看出亚阈值漏电流非常依赖阈值电压Vt.

为了降低FPGA中的静态功耗，可以采用双阈值电压的晶体管。对于关键路径上的晶体管，如布线开关对速度要求高，采用低阈值电压栅的晶体管。

对于非关键路径上的晶体管，如配置SRAM，采用高阈值电压栅的晶体管来降低静态功耗。

通过对一个CLB的仿真，将非关键路径上NMOS晶体管的阈值电压从0.35 V提高到0.5 V，静态电流将从原来的12μA降低到8μA.

4结束语

本文在分析了FPGA中静态功耗的分布和基本单元的漏电流模型后，提出了使用双阈值电压的晶体管来降低整个芯片的静态功耗。由于是在非关键路径上使用高阈值电压栅的晶体管来降低静态功耗，所以对芯片的工作速度影响很小。