xilinx 7系列CLB资源（2） 资源

yuyang911220

MUX               一个LUT可配置成4:1MUX.
               两个LUT可配置成最多8:1 MUX
               四个LUT可配置成16个MUX

       

           同样可以通过连接多个SLICES达成更大规模设计，但是由于SLICE没有直接连线，需要使用布线资源，会增加较大延迟。

         进位链
              每个SLICE有4bit的进位链。每bit都由一个进位MUX(MUXCY)和一个异或门组成，可在实现加法/减法器时生成进位逻辑。该MUXCY与XOR也可用于产生一般逻辑。