4)可编程的布线阵列
包括以下几种布线。
a. 局部布线: Virtex系列的局部布线有三种方式的连接,即: LUT、触发器、常规布线矩阵(GRM)之间的连接; CLB内部把同一个CLB的输出反馈回来作为自身LUT输入的连接,这种连接提供了最小的延时;在相邻的CLB间提供水平连接,这种连接消除了信号在GRM中的延迟。这三种方式如图5所示。
 b. 常规布线: Virtex系列中在CLB的通道中,水平与竖直方向各有24根单长线连入GRM中,通过GRM中的可编程开关实现是否互连,以实现CLB 间的互连;四个方向各有12条带缓冲的16进制线每跨过6个CLB从一个GRM汇入下一下GRM;每个CLB分别在水平与竖直方向相邻着12根带缓冲的双向的长线,长线的长度与CLB区域的长或宽相同。
c. IO布线:这是一种在芯片的周围附加的布线资源,它提供了CLB 阵列与IOB 的交换界面,称为多功能环,同时,除了能把IOB与CLB连接起来之外,还可以实现引腿之间信号的交换。
d. 直接连线:一些信号需要专门的连线来达到最优性能的实现,直接连线便实现了这一目的,在Virtex芯片中,有两类这样的信号:在两个独立网络中,每个CLB传输进位信号给相邻的CLB;水平布线资源在一个通道内提供4条三态总线来与CLB交换信号。
e. 全局布线:它为时钟及其实遍及整个芯片的多扇出信号提供分配通路。Virtex包括两类全局布线资源:主全局布线与次全局布线。主全局布线由4个以最小摆率来分配高扇出时钟信号的有专门输入引脚的全局网络构成。次全局布线包括24 条主干线, 12 条穿过芯片上端, 12条通过芯片下端,通过这些线,每一个CLB列中可以有12条信号分布式地通过这列中的12条长线。
5)时钟分配
通过主全局布线Virtex在整个芯片上提供高速、低摆率的时钟分配。典型的时钟分配如图6所示。它提供了4个全局时钟缓冲器, 4个专门的时钟焊盘分别与每一个全局时钟缓冲器相匹配,全局缓冲的输入可以来自于这些焊盘,也可以来自于常规布线。
 时钟延迟琐定环。与每一个全局时钟缓冲器相关联的是全数字的延迟琐定环,它可以有效地消除时钟输入焊盘与遍及整个芯片的时钟输入之间的摆率。每个DLL可驱动两个全局的时钟网络,DLL监视着总时钟信号与被分配开的时钟信号,自动调整时钟延迟因素,它可以精确地实现从时钟从焊盘输入至其边沿到达内部触发器时延迟1 - 4个时钟周期的功能。这个闭合的环通过确保时钟边沿同步到达内部触发器来有效地消除时钟分配延迟。为了保证系统时钟在配置完毕刚开始启动FPGA时能够正常工作,DLL 可以延迟配置的完成直到它已经琐定了时钟为止。
3 结束语
本文仅给出了Virtex系列芯片的内部基本结构与性能分析。现结合本文分析,对XILINX其它各系列芯片结构[ 3 ]与性能进行如下比较。
器件容量与系统速度的提高。在芯片所容纳的晶体管的门数上由较早XC3000 系列的最高7500 门的容量到Spartan - II系列的200000门直至Virtex系列的1000000门容量;在系统的时钟速度上由原来的不足百兆到最后的200多兆,实现了质的飞跃。
与CLB相关的内置器件功能的增多。XC4000在XC3000的基础上,增加了快速进位逻辑,从而提高了器件进行多种逻辑运算的能力与速度。
IOB方面。XC4000的IOB 中除了对输出配置较3000更加灵活外,还增加了一个输出的MUX,它可以在输出通路中实现多种基本的函数运算;而在Spartan- II系列与Virtex系列的IOB中则更加强了对延时的控制,通过专有的延时电路可以实现信号与时钟的良好匹配。
系统内连方面, Spartan - II系列与Virtex系列的内连,连接方式比XC4000更加条理化与模块化,随着器件内部时钟的大量使用,这两系列把时钟的分配单独划分出一系统,建立了单一的时钟分配网络。 |
