[求助]FPGA设计中带反馈的模块出现的问题 模块, FPGA, 求助, 设计

youyangdf

简单的说，设计一个累加器时，需要将上一时刻的结果Y(n-1)与这一时刻的输入X(n)相加得到新的Y(n)，利用时延器把输出端连到加法器上，可是开始相加时，不知道为什么总会有一个随机产生的基数，设置了统一的CLR清零也不行。

举个例子，比如输入一直是1的序列，从0累加，应该输出1，2，3……的递增序列，可是我做的结果是出来4573，4574，4575……，递增的值是正确的，但基数不对。

希望有高人能点拨我一下，问题处在哪里。可能是个很弱的问题，但是已经困扰我很久了，不甚感激！！