cpld低功耗设计的一个问题 功耗, cpld, 设计

vincentron

听说xilinx95系列cpld可以通过引脚降频来降低功耗，有人在比较早期的ise版本里面做过，这是真的吗？我现在用ise6.1，能不能做呢？具体步骤是怎么样的？谢谢

silverwolf7516

这个问题我已经转到了xilinx的专家手里，有了答案马上给你

silverwolf7516

你看看这个 帖子，是讲减低功耗的，你看看有没有涌出
http://bbs.chinaecnet.com/dispbbs.asp?boardID=20&RootID=54210&ID=54210

vincentron

谢谢楼上的诸位回复

vincentron

我的问题已经解决，是在assign package pins里面把输出的pin的slew改为slow，
这样可以降低功耗了吧

silverwolf7516

降低功耗的设计技巧，看到的，不知道有没有用处，看看吧，有好处，哈哈

降低功耗的设计技巧
http://www.xilinx-china.com/publ ... l_54/xc_power54.htm


作者：Arthur Yang, 高级产品应用工程师, 赛灵思公司
arthur.yang@xilinx.com (7/11/05)

使用这些设计技巧和 ISE 功耗分析工具来控制功耗。
文章英文版PDF 260 KB


每代 FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。 那么如何才能确保功耗不随这些一起增加呢？ 很多设计抉择可以影响系统的功耗，这些抉择包括从显见的器件选择到细小的基于使用频率的状态机值的选择等。

为了更好地理解本文将要讨论的设计技巧为什么能够节省功耗，我们先对功耗做一个简单介绍。

功耗包含两个因素：动态功耗和静态功耗。 动态功耗是指对器件内的容性负载充放电所需的功耗。 它很大程度上取决于频率、电压和负载。 这三个变量中的每个变量均在您的某种控制之下。

动态功耗 = 电容 x 电压2 x 频率
静态功耗是指由器件中所有晶体管的泄漏电流（源极到漏极以及栅极泄漏，常常集中为静止电流）引起的功耗，以及任何其他恒定功耗需求之和。 泄漏电流很大程度上取决于结温和晶体管尺寸。 详情请参看赛灵思® 白皮书 221，《静态功耗与实际结温重要性分析》， www.xilinx.com/cn/bvdocs/whitepapers/ wp221.pdf。
恒定功耗需求包括因终接（如上拉电阻）而造成的电流泄漏。 没有多少措施可以采用来影响泄漏，但恒定功耗可以得到控制。

尽早考虑功耗
您在设计的早期阶段做出的功耗决定影响最大。 决定采用什么元件对功耗具有重大意义，而在时钟上插入一个 BUFGMUX 则影响甚微。 对功耗的考虑越早越好。

恰当的元件
并不是所有元件都具有相同的静止功耗。 根据普遍规则，器件工艺技术尺寸越小，泄漏功耗越大。 但并不是所有工艺技术都一样。 例如，对于 90 nm 技术来说，Virtex™-4 器件与其他 90 nm FPGA 技术之间在静止功耗方面存在显著差异，请参看赛灵思白皮书 223，《功耗-性能：90 nm 拐点》，www.xilinx.com/cn/bvdocs/whitepapers/ wp223.pdf。

然而，在静止功耗随工艺技术缩小而增加的同时，动态功耗却随之减小，这是由于较小的工艺有着更低的电压和电容。 考虑好哪种功耗对你的设计影响更大——待机（静止）功耗还是动态功耗。

除通用切片逻辑单元外，所有赛灵思器件都具有专门逻辑。 其形式有块 RAM、18 x 18 乘法器、DSP48 块、SRL16s，以及其他逻辑。 您应当总是使用专门逻辑，而不是其基于切片的等效逻辑。 这不仅在于专门逻辑具有更高的性能，还在于它们具有更低的密度，因而对于相同的操作可以消耗较少的功率。 评估您的器件选项时，请考虑专门逻辑的类型和数量。

选择适当的 I/O 标准也可以节省功耗。 这些都是简单的决定，如选择最低的驱动强度或较低的电压标准。 当系统速度要求使用高功率 I/O 标准时，计划一个缺省状态以降低功耗。 有的 I/O 标准（如 GTL/+）需要使用一个上拉电阻才能正常工作。 因此如果该 I/O 的缺省状态为高电平而不是低电平，就可以节省通过该终接电阻的直流功耗。 对于 GTL+，将 50 欧姆终接电阻的适当缺省状态设置为 1.5V，可使每个 I/O 节省功耗 30 mA。

数据使能
当总线上的数据与寄存器相关时，经常使用片选或时钟使能逻辑来控制寄存器的使能。 进一步来说，尽早对该逻辑进行“数据使能”，以阻止数据总线与时钟使能寄存器组合逻辑之间不必要的转换，如图 1所示。 红色波形表示原设计；绿色波形表示修改后的设计。

另一种选择是在电路板上而不是在芯片上进行这种“数据使能”。 赛灵思应用说明 347 -《使用 CoolRunner™ CPLD 减小处理器功耗》（www.xilinx.com/cn/ bvdocs/appnotes/xapp347.pdf）对此概念进行了讨论，以尽可能减小处理器时钟周期。

此概念是使用 CPLD 从处理器卸载简单任务，以便使其更长时间地处于待机模式。 对 FPGA 显然也可以使用同一概念。 虽然 FPGA 不一定拥有待机模式，但使用一个 CPLD 中途栏截总线数据并有选择地将数据馈送到 FPGA 也可以省去不必要的输入转换。 CoolRunner-II CPLD 包含一种称为“数据门控”的功能，可以禁止引脚上的逻辑转换到达 CPLD 的内部逻辑。 该数据门控使能可通过片上逻辑或引脚来控制。

状态机设计
根据预测的下一状态条件列举状态机，并选择常态之间转换位较少的状态值。 这样，您就能够尽可能减少状态机网络的转换量（频率）。 确定常态转换和选择适当的状态值，是降低功耗且对设计影响较小的一种简单方法。 编码形式越简单（一位有效编码或格雷码），使用的解码逻辑也会越少。

让我们来看一个在状态 7 和状态 8 之间频繁进行状态转换的状态机。 如果您为该状态机选择二进制编码，将意味着对于每次状态 7 和状态 8 之间的状态转换，将有四位需要改变状态，如表 1所示。

如果状态机采用格雷码而不是二进制码来设计，则这两个状态之间的转移所需的逻辑转换的数量将降至仅一位。 另外，如果将状态 7 和 8 分别编码为 0010 和 0011，也可以达到同样的效果。

silverwolf7516

时钟管理
在一个设计的所有吸收功耗的信号当中，时钟是罪魁祸首。 虽然一个时钟可能运行在 100 MHz，但从该时钟派生出的信号却通常运行在主时钟频率的较小分量（通常为 12% 到 15%）。 此外，时钟的扇出一般也比较高——这两个因素显示，为了降低功耗，应当认真研究时钟。

如果设计的某个部分可以处于非活动状态，则可以考虑使用一个 BUFG-MUX 来禁止时钟树翻转，而不是使用时钟使能。 时钟使能将阻止寄存器进行不必要的翻转，但时钟树仍然会翻转，消耗功率。 不过采用时钟使能总比什么措施也没有强。

隔离时钟以使用最少数量的信号区。 不使用的时钟树信号区不会翻转，从而降低该时钟网络的负载。 仔细布局可以在不影响实际设计的情况下达到此目标。

功耗估算工具
赛灵思提供了两种形式的功耗估算工具：一种叫做 Web Power Tools 的设计前工具和一种叫做 Xpower 的设计后工具。 Web Power Tools 可通过 www.xilinx.com/cn/power 获得，它提供了根据逻辑利用率大概估计做出的功耗估算。 利用它，您可以仅凭设计利用率估计就能获得功耗评估，而无需实际设计文件。

XPower 是一种设计后工具，用于分析实际器件利用率，并结合实际的适配后 (post-fit) 仿真数据（VCD 文件格式），给出实际功耗数据。 利用 Xpower，您可以在完全不接触芯片的情况下分析设计改变对总功耗的影响。

基于 Web 的功耗工具
基于 Web 的功耗估计是在设计流程的早期获得器件功耗情况的最快捷和最方便的方法。 这些工具每个季度都会发布新版本，因此信息总是最新的，且不需要安装或下载，只需要拥有互联网连接和 Web 浏览器即可。 您可以指定设计参数并保存和加载设计设置，免去了通过交互使用重新输入设计参数的麻烦。 只要有对设计行为的估计并选定目标器件即可开始。

Xpower：集成的设计专用功耗分析
Xpower 是所有 Xilinx ISE™ 设计工具的一个免费组件，您可以利用它对您的基于设计的功耗需求进行详细得多的估计。 XPower 是在映射或布局和布线后设计的基础上对器件功耗进行估计的。 对于成熟的投产的 FPGA 和 CPLD，XPower 计算出的功耗估计的平均设计批量误差 (suite error) 小于 10%。 它将把器件数据与您的设计文件结合起来综合考虑，并按照您的专门设计信息给出估计器件功耗的高精度报告。

XPower 直接集成在 ISE 软件中，可提供层次化的详细的功耗显示、详细的总结报告和功耗向导，即使是新用户也可轻易上手。 XPower 可接受仿真的设计活动数据，并可以 GUI 模式和批处理模式运行（图 2）。

XPower 将考虑设计中的每个网络和逻辑元素。 ISE 设计文件提供准确的资源使用情况；XPower 交叉参考布线信息以及特性化电容数据。 于是物理资源针对电容进行特性化。 设计特性化将对新器件持续进行，以给出最精确的结果。 Xpower 使用了网络翻转速率和输出负载。 然后 XPower 计算功耗和结温，还可以显示单个网络的功耗数据。

结论
对更便宜和更简单的热管理——以及与前沿 FPGA 不断提高的功耗需求相匹配的电源——的不断增长的需求，将低功耗设计的概念提升到一个全新的高度。 赛灵思最新器件 Virtex-4 FPGA 提供了 90 nm 工艺技术的高性能，却避免了预想中静态功耗的显著增大。 使用赛灵思功耗估算工具并遵循低功耗设计考虑事项，满足您的功耗目标将比以往任何时候都更加容易。

silverwolf7516

专家回复：

在FIT 的属性里有：Macrocell Power Setting

XC9500/XL/XV CPLDs offer two macrocell power options - high speed and low power. By default, this property is set to standard (Std), which is High speed. If you select low power, the product terms feeding that macrocell will each be programmed with a low power bit. This reduces current consumption at the expense of additional time delay. For more information, see the product Data Sheets.

jjkjjk

对的 就设置Macrocell Power Setting  就可以了

vincentron

好像ALTREA的开发工具有 Power Setting 的，还能自定义管脚上的频率