QuestaSim是第一个基于标准的单核验证引擎，集成了一个HDL模拟器，一个约束求解器，一个判断引擎，功能覆盖，以及一个通用的用户界面。
主要特点：
*内建单内核仿真器支持SystemVerilog、Verilog、VHDL、PSL以及SystemC。
*内建约束解释器支持Constrained-Random激励生成，以实现Testbench-Automation；
*支持基于PSL，SystemVerilog语言断言的功能验证，支持业界最著名的0-In Checkware 断言库功能验证
*集成化支持功能覆盖率检查与分析
*高性能的RTL和Gate-Level仿真速度
*支持用SystemVerilog和SystemC实现高层次Testbench设计与调试
*高性能集成化的混合语言调试环境加速对混合验证语言；（SystemVerilog，SystemC，PSL，VHDL，Verilog）的交叉调试与分析
*基于标准的解决方案能支持所有的流程，便于保护验证上的投资
*提供最高性价比的功能验证解决方案
Questa AFV提供真正的混合语言验证
Questa AFV是以混合语言流程 (Mixed Language Flow) 为目标的单核心验证解决方案，
它同时支持SystemVerilog、VHDL、PSL和SystemC，使设计人员能够选择最合适的语言。
除此之外，与SystemVerilog验证能力的紧密连结，并将其用于受限随机
（Constrainedrandom)测试平台的产生以及功能覆盖率的验证也对VHDL使用者大有好处。
QuestaSim用户界面与ModelSim类似，命令也完全兼容。
QuestaSim Coverage检查：
QuestaSim DPI Use Flow：
 |
