图4 计数器模型
上面的代码是最典型的组合逻辑实现方式，是很不可行的。也许很多朋友会提出异议，也许还会提出很多类似的组合逻辑方案。但是，如果没有同步设计的思想，不把这两个异步时钟域的信号同步到一个时钟域里进行处理，冲突的问题在无法得到有效解决的。
那么，这个设计该如果同步呢？实现的方案其实上一次提到FPGA与MCU通信的博文里已经给出了答案。它的设计思想可以如图5所示。图5先是使用脉冲检测法把脉冲信号与系统时钟信号clk同步，然后依然使用脉冲检测法得到一个系统时钟宽度的使能脉冲作为数据锁存信号，也将CPU的控制信号和系统时钟信号clk同步了。如此处理后，两个异步时钟域的信号就不存在任何读写冲突的情况了。
图5 同步处理
这里提出来的解决方案就是使用了脉冲检测法进行同步，还有一些其它的同步方式，譬如专用握手信号同步、异步FIFO等等 |
