[求助]又一个关于SDRAM的问题 SDRAM, 求助

zupub

程序在片上ram中能够成功运行，而且可以成功对SDRAM读写：先在SDRAM不同地址写入不同的数据，然后再把它们分别读出来，读出的数据在液晶上显示，可以看到读写正确
但是我想让程序在SDRAM上运行时却出现了Verify错误，请问前辈们这时候问题会出在哪儿呢？
SDRAM是13位地址位，16位数据位，应用了PLL产生C0和C1两个输出，一个给Nios系统，无相移，一个给SDRAM，相移-30
在Nios IDE的 _syslib属性页中设置了代码、只读数据、读写数据的内存位置均为SDRAM

caopengly

"SDRAM是13位地址位，16位数据位，应用了PLL产生C0和C1两个输出，一个给Nios系统，无相移，一个给SDRAM，相移-30
在Nios IDE的 _syslib属性页中设置了代码、只读数据、读写数据的内存位置均为SDRAM"

1使用pllout口就是e口对sdram的clk口。

2相移在-70左右。

zupub

谢谢版主热心回答
由于板子是定死的，没有办法把e口分配到sdram的clk上面去，sdram的clk接在了FPGA的一个普通IO口上
我看见版主在其他帖子里面说过，e口输出的波形比c的要好，但是c口就不能用吗？我通过示波器看过，波形质量相差也不是很大，都是那种不规则正弦波模样
相移我改过多次 ，-70也试过，不行。在SOPC Builder中我把sdram控制器的参数都按照芯片手册设置了
我想问版主，是不是在SOPC Builder中还一定要把reset address等设在sdram中啊？

kzw

这种情况我以前碰到过，在sram和片内ram中都能运行程序，并且也能够对sdram进行读写，但是就是sdram不能运行程序，后来我没有办法，重新画了板子，改了一下布线就好了。

zupub

就是说有可能是板子线路的问题喽？这也有可能，这块板子是我自己布的
到底pll的c口输出能不能驱动sdram的clk啊？应该没有问题吧？像EP1C6的144封装的就没有pll的e口输出
其他的信号线有没有特殊要求，直接接在FPGA普通io口上行吗？
楼上前辈，你运行成功时，SOPC Builder和Nios IDE中都需要设置些什么啊？

[此贴子已经被作者于2007-9-7 21:28:27编辑过]

caopengly

"e口输出的波形比c的要好，但是c口就不能用吗？我通过示波器看过，波形质量相差也不是很大，都是那种不规则正弦波模样
"

e口和c口的波形大得多，c口是对内的，e口是对外的。我曾经就遇到这个原因sdram不行的。

zupub

哦，是这样子啊，由于板子定住了，我把E口的输出用连线引到一个IO口，然后在内部又连给了sdram的clk，可是还是没有成功，我再弄弄吧
楼上前辈，在示波器上看到的波形是不是也是那种不规则正弦波模样？

caopengly

"楼上前辈，在示波器上看到的波形是不是也是那种不规则正弦波模样？"

通过e口出来的是规则的三角波像这样的“/\/\/\/\/\/\....”波形比c口出来的好很多！

zupub

嗯，差不多就是这个样子，谢谢

kzw

我觉得可能不是这个设置的问题，有可能是你的硬件布线有问题。

zupub

多谢提醒，也许是这个原因，我下次改板时注意一下
我现在的板子是双面板，信号线全在顶层，底层是地平面，线宽12mil，线距10mil
下次我想用10mil或8mil的线，因为器件较多，板子不能布太大
楼上前辈能不能给些SDRAM布线的建议呢？

[此贴子已经被作者于2007-9-11 9:30:03编辑过]

resound

我用PLL的C1口输出作SDRAM的时钟,-70度相移,50MHz下,在SDRAM中运行程序可以了啊.