小弟在quartus中例化了一个ddr2_hp_con

gerry1512

小弟在quartus中例化了一个ddr2_hp_controller ip， 加入到我的系统中后，rtl功能仿真都是通过了的，而且一切信号都是工作正常的，但是在quartus中生成synopsys vcs的时序仿真文件xx.vo文件后，在vcs中进行时序仿真，发现mem_clk[0:0]不是时钟信号输出，而是st0，只是肿么回事啊？谢谢各位！