我写的verilog代码要求对采集的512点，先进行存储，然后把它们拿出来进行FFT处理，clock为系统时钟，那么当我能读第一个数进行FFT处理时，我写的代码要求这时要经过: 512（点数）*32（一次采集并存储所需要的周期数）*clock 这么多的时间，那我想用modelsim仿真一下，看FFT处理过程是否有问题，这时，我就等啊等啊.....，一直要等一个小时，modelsim的波形才能运行到FFT处理的位置上，而且在它运行时要消耗掉C盘的好多空间，是不是做法不对呀，不好意思，学习中.......大家给我指出我的错误思想出在哪了好吧，谢 [em04] | 
