Xilinx SPARTANT6系列 GTP使用方法 博客

pengpengpang

Xilinx SPARTANT6系列 GTP使用方法
在4月份发的一篇博客中写了关于Xilinx SPARTANT6系列GTP的特点。事后有该款芯片的使用者向我问起关于Transceiver的反馈时钟选择的问题。本文对他提出的问题给出一该常见的使用方法和注意事项。
关于Xilinx SPARTANT6的芯片集成了Serdes transceiver,它们可以选择多个参考时钟源。从结构上来看，一个DUAL的GTPA1_DUAL包含两个transceiver，每一个GTPA1_DUAL又包含两个PLL.每个PLL的时钟可以通过设置进行
独立的选择。可供选择的可见还是很灵活的，但灵活带来一些使用上的不当：每个PLL的参考时钟选择输入是有严格规定的。很多使用者在这方面没注意，犯了不少错误。transceiver的参考时钟的源分为4种：1.来自于外部引脚；2.来自于east/west;；3.来自于FPGA内部的PLL；4：直接来自于FPGA的LOGIC产生。不同的源有不同的使用方法，这一点要加以区分和正确应用。
还有一点最重要的是，当选择GTP的GCLK 来自于外部GCLK时，由于FPGA时钟处理单元会引入Jitter,因此“GCLK ports are reserved for internal testing purpose only ”