工艺制程跑太快，芯片功耗设计拖后腿？ 数据中心, 技术, 生态

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关键词： 功耗 , IC设计

来源：digitimes 随着技术不断进步，市场对设备秏电量的要求也越来越严格。小至移动装置、大到数据中心，低秏电的要求已经对半导体生态系统产生庞大压力。不仅既有的设计及架构需重新考量，应用的技术及验证方法需改变，甚至对结果的预期也需重新调整。即使如此，电力的问题还是如影随形，无法轻易解决。 据媒体报导，在过去，常面对的功耗问题不外乎漏电流(current leakage)、电迁移(electromigration)、静电放电(electrostatic discharge)、电阻电容延迟(RC delay)或设计不良而缩短电池寿命等。而这些问题均由大型且复杂的工程团队负责处理。即使问题无法缓解，最后仍可要求制造厂调整制程解决。 不过在55纳米制程跃升为物联网(IoT)设备主流后，及芯片设计要求运用多核心的趋势下，待解决的电力范畴常高达数百项，设计工程师不得不提升功耗技术复杂度因应。 同时，制造端也不似过往可轻易调整制程解决功耗问题。为此，晶圆厂已尝试运用包括减少导线间闸极氧化层(Gate Oxide)，或在16及14纳米制程增加动态电力密度，甚至采用更大型、更昂贵的次世代制程因应越趋复杂的设计，以解决秏电问题。 据国际半导体技术发展蓝图(ITRS Roadmap)估测，当制程从45纳米降至10纳米，芯片效能将提升1.3倍，而耗电将减少4.5倍，电晶体的数量也能增加1倍。不过，这样的推估显然过于乐观。欲解决电力与效能问题，各个方面均需做出调整。 电力与效能是一体二面。在过去，效能达标后电力设计即使不符要求，最后问题总能解决。但自从智能型手机出现，情况开始改观。一般来说，电力设计需考量四项重点，包括密度(热平衡)、输送(尖峰管理)、漏电(闲置耗电)及寿命(可靠性)等，而调整设计架构(Architecture)效果较为显著。 举例来说，在思考架构时就需将电源纳入考量，并与后续设计做整合。同时，设计端也需对应架构的变化据以调整并降低秏电。 此外，设计上也可采用近临界(Near-Threshold)或次临界(Sub-Threshold)技术协助。近临界或次临界技术是除了考量新封装方式、采用新型态存储器或客制芯片外，业界寻求解决秏电问题的方法之一。不过，这些方法大多仍在研发阶段，实际帮助有限。 安谋(ARM)指出，在65~130纳米制程中，仅需考虑大约10项关于制程、电压和温度(Process, Voltage and Temperature；PVT)的制程临界参数(Corner)。但到了16或14纳米，PVT参数增至50项以上，大幅提升设计难度。再加上高达上百项的功耗管控项目，传统验证工具及方法均不足以因应。 明导国际(Mentor Graphics)高层指出，面对复杂的功耗问题，需要新的工具协助工程师在设计系统单芯片(SoC)时即将电源纳入考量。好消息是，这些工具正在逐步改进，变得更有弹性。 功耗问题已经快速成为芯片设计时最棘手的问题之一。随着制程不断精进及更多元件的采用，功耗问题只会变得更多、更繁杂且更需秏时解决。若无法适当因应，不仅开发时程将拉长，验证无法落实，甚至产品可靠性都将受质疑，影响巨大。