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菜鸟问个简单的问题

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GLJLQ发表于 2009-3-4 20:35 | 只看该作者

菜鸟问个简单的问题

菜鸟

我有个设计！！ 在我设计代码里面如果加上逻辑分析仪的时候用jtag下载的时候观察的现象完全正确，可是在我把逻辑分析仪拿掉的时候重新进过实现步骤之后，结果就完全错误。

根据上面的问题我的分析是电路的逻辑功能没有错，就是布局布线的时候导致时序上的错误？不知道这个分析对不！

还有我拉掉了什么！

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GLJLQ发表于 2009-3-6 13:04 | 只看该作者

我的晶振的时钟是33m，在fpga内部会进行一些频率的分频等操作，产生了165，69，66，的频率！

接地的可能性没有，我原先有好使的代码！

根据你的分析可能是时序的问题了!
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