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» FPGA/CPLD可编程逻辑 » [求助]LPM调用问题

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[求助]LPM调用问题

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feelholder发表于 2007-7-26 14:19 | 只看该作者

[求助]LPM调用问题

我利用LPM库生成了一个fifo，现在想在顶层的设计中调用它，应该如何调用？

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论坛元老

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caopengly发表于 2007-7-26 21:26 | 只看该作者

你的问题比较初级，在很多的教才上应该有。

你可以先建立一个sch文件，在其中添加元件，而后选中你生成的fifo就可以了，而后再添加一些输入输出口或一些其他逻辑单元。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm

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feelholder发表于 2007-7-26 22:02 | 只看该作者

我是想在程序中调用

vhdl中可以用component调用，在verilog里面呢？

我在教材上没找到

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论坛元老

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caopengly发表于 2007-7-27 23:09 | 只看该作者

======在 2007-7-27 18:59:00 您来信中写道：======

我用megawizard生成了一个fifo，产生了fifo.v文件，我现在在这个工程下编了一个程序，需要用到fifo，那我在程序中要怎么调用？（不是在顶层图设计中调用）

谢谢！！

======================================
这个在vhdl或verilog语言中有说明，map语句就可以连接。

这个版主不太冷 =========================== 我的中电网博客：http://blog.chinaecnet.com/u/20/index.htm

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feelholder发表于 2007-7-28 11:37 | 只看该作者

在verilog中是不是直接fifo f1（端口）这样就行了？

我向上面这样试过，这种情况下端口好像不能声明成reg型

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