为什么仿真原理图总是报错？ 原理, 仿真

danver89

老大好，小弟初学CPLD，已经掌握了用VHDL编程和仿真，现在学习原理图输入和仿真。我在仿真原理图输入的时候总是报错，如VSim failed to simulate annotated testbench，请问这是怎么回事啊？
我就是在原理图文件中调入 了一个2－4译码器symbol，然后新建波形仿真文件，最后调用modelsim仿真，在生成预期仿真结果的时候就报错，请问有谁仿真过原理图啊？可否告知小弟哪里出错，如何仿真？
谢谢各位老大！

david chen

原理图是不支持生成期望的仿真的。"Generate Expected Simulation Results" is only there for HDL Bencher to write out a self-checking testbench. In most cases, this is not needed, but if necessary you can work around this currently by creating your own HDL testbench.
XILINX网上有说明的 http://www.xilinx.com/xlnx/xil_ans_display.jsp?iLanguageID=1&iCountryID=1&getPagePath=20740