ISE中的templates 使用问题？ ISE, templates

qgyqiao

请问下，我的ISE6.2下的Template中的Verilog没有Synthesis Templates只有Synthesis constructs？，VHDL里就有啊.没有verilog的模板可用啊？verilog里只有constructs 结构语句啊，没有模板。