基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真（2） 戴维, 动态, 开关, 网络, 影响

yuyang911220

如图1所示，源端端接主要采用串行端接，远(负载)端主要采用并行端接、戴维南端接、RC端接。由于并行端接的电流消耗大，戴维南端接的直流功耗大，RC端接的开关速度低等缺点，最为广泛使用的是源端串联电阻端接的方式，实际设计中需根据情况选择使用。1．3 串扰
    串扰发生在两个相邻的网络之间，若一个网络发生动态变化，将会通过场的作用将噪声耦合到与其相邻的静态网络上，从而影响其信号质量。信号传播时的信号路径与返回路径存在边缘场，会产生容性耦合与感性耦合，称为互容和互感。当一个网络发生动态变化时，通过边缘场的作用，容性、感性耦合电流对相邻网络造成影响。开关噪声、地弹都是由串扰引起的。串扰分为近端串扰(NEXT)与远端串扰(FEXT)，近端接近源端而远端远离源端。NEXT与FEXT幅值分别如式(2)，式(3)：
   
   
    式中：Vb静态线后向噪声电压；Va1为动态线上信号电压；kb为后向串扰系数；Vf为静态线远端电压；Va2为信号线电压；k1为远端耦合系数；为两条线耦合区的长度；RT为上升时间；CmL，CL，LmL，LL分别为单位长度互容、电容、互感、电感。由式(2)，式(3)可知，减小NEXT的主要方法是减小CmL，LmL，通过加大网络间的距离可以做到这一点。减小FEXT的主要方法是增加RT，减小L，加大网络间的距离。减小串扰会增加系统成本，需要折中才能在保证信号完整性的基础上实现成本最节省化。
1．4 定时
    集成电路只能按规定的时序接收数据，过长的信号延迟可能导致时序违背和功能混乱。当系统时钟很高时，信号在器件间的传输时间以及同步准备时间都缩短了，驱动过载、走线过长都会引起延时。高速电路要求在很短的时间内满足各种门延时，包括建立时间、保持时间、线延时等，而且在高速PCB中，传输线上的分布电容、分布电感都会对信号的数字切换产生延时，影响数字电路的建立和保持时间，延时过长可能会导致集成电路无法正确判断数据。常见的时序系统分为普通时序系统和源同步时序系统2类，本文主要介绍普通时序系统的时序问题。所谓普通时序系统(公共时钟时序系统)就是指驱动端和接收端的同步时钟信号都是由一个系统时钟发生器提供的，其主要限制条件如式(4)，
式(5)：
   
    式中：Ts,t，Th,t分别为建立时间与保持时间；Ts,m与Th.m分别为建立时间裕量与保持时间裕量；Tc为时钟周期；Tp,s为2根CLOCK走线之间的时钟偏移；Tc.s为时钟驱动器(PLL)的2个时钟输出之间的偏移；Tj为前后两个时钟周期之间的误差；Tc,d为驱动器内部的延时；Tf,d为驱动器到接收端之间的数据线飞行时间。对于任何普通时钟控制系统，如果能保证正常工作，就必须使建立时间裕量和保持时间裕量都至少大于零，即Ts,m>T0,Th,m>0。