我自己做的一个FIFO和RAM 模块,挂在总线上,怎么 对他们读写?
比如FIFO有一个WRREQ,一个RDREQ控制,通过interface to user logic挂在AVALON总线上,对应的选择总线TYPE为WRITE,READ,在系统生成以后,怎么对FIFO操作啊,用IOWR,和IORD能读写吗?如果能,那么他的REGNUM怎么设置,既它的偏移量,因为我的FIFO就只有WRREQ,RDREQ,DATA,CLOCK,Q,FULL这几个端口,没有ADDRESS,在读写的时候我怎么来控制他的地址和偏移量?
另外对于RAM来说,有ADDRESS,写的时候是不是基地址不变,而偏移量自加一来完成对RAM的写入和读出呢?
望高手赐教!! | 
