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关键字：JESD204B ADC FPGA
对于需要一系列同步模数转换器(ADC)的高速信号采样和处理应用，转换器具有去相位偏移和匹配延迟变化的能力至关重要。围绕该特性展开的系统设计极为关键，因为从模拟采样点到处理模块之间的任何延迟失配都会使性能下降。对于交织处理而言，样本对齐同样必需，其中，一个转换器样本超前另一个样本一小部分时钟周期。
JESD204B第三代高速串行转换器接口的一个重要特性是，它能够确立系统中每个转换器的确定性延迟。正确理解并利用该特性，便可在单系统中针对多个ADC创建同步或交织采样系统。
由于确定性延迟是相对较新的转换器接口特性，系统设计人员经常在如何建立该特性、目标信号，以及如何针对同步或交织处理实现该特性等方面存有诸多疑问。下文将针对多个JESD204B转换器与FPGA一同采样，并具有确定性延迟的系统设计的一些常见问题进行解答。
什么是确定性延迟，它在JESD204B中是如何定义的？
JESD204B链路的确定性延迟定义为串行数据从发送器(ADC或源端FPGA)的并行帧数据输入传播至接收器(DAC或接收端FPGA)并行去帧数据输出所需的时间。该时间通常以帧时钟周期的精度或以器件时钟进行测量。
JESD204B的确定性延迟规格没有考虑到ADC模拟前端内核或DAC后端模拟内核的情况，它只基于输入和输出JESD204B数字帧的数据。不仅两个有源器件在这种延迟计算中作为函数使用，与两个器件接口的空间信号路由也将作为函数参与计算。这意味着，在多转换器系统中，每条链路的确定性延迟可能较大或较小，这具体取决于JESD204B通道路由的空间长度及其各自的延迟情况。接收器的缓冲器延迟有助于弥补路由造成的延迟差异(图1)。
图1：两个JESD204B器件之间的确定性延迟取决于三个方面：发送器成帧器到输出端的延迟、空间路由延迟和输入端到解帧器的接收器延迟。来自同一个系统中两个不同ADC的数据可能各自具有独特的确定性延迟。
与简单的串行链路配置不同—比如低压差分信号(LVDS)—JESD204B接口将数据样本打包为定义帧。几个或多个样本的每一个帧边界在链路握手或初始通道对齐序列(ILAS)阶段均由来自发送器的特殊控制字符标记。更大的已定义帧群—称为多帧—在ILAS阶段同样采用相应的控制字符标记。但是，该序列完成后便不再需要控制字符，并且可以获取链路的全带宽。帧边界和多帧边界分别与帧时钟和多帧时钟重合。
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