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[讨论]关于片内外延时的处理的问题的请教

[讨论]关于片内外延时的处理的问题的请教

FPGA内部有明确的各种信号延时,而到管脚的片外信号的路径延时对系统有影响么?
理论上每个到管脚的时间信号也不可能作到同时到达,片外产生的时间差如何处理?内部各信号时序分秒不差,可信号到fpga并不是同时的,系统还是会出问题呀!


小弟郁闷了,请大家指点!

1 是时钟信号的话就用DCM
2 试试用offset约束
3 实在不行的话能不能在IO上先采一拍?
历史的过客,目标渺茫,无地自容。
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