求助：一个verilog的程序 verilog, 程序, 求助

boyhp24

在实验中需要用到一个用verilog实现的六分频电路。

请大家赐教，我的邮箱：bbhp115@sohu.com

谢谢大家了！

boyhp24

十分感谢！

david chen

写个0-5的循环计数器. 输出加个比较器就可以了. 大于2出高

hesperus

it should be:
if(reset)
num<=0;
else if(num==5)
num<=0;
else
num<=num+1

I will use
reg [1:0] cnt;
reg clk_out;

always @( posedge clk )
begin
if( reset )
cnt <= 0;
else if( cnt[1] )
cnt <= 0;
else
cnt <= cnt+1;
end

always @( posedge clk )
begin
if( reset )
clk_out <= 0;
else if( cnt[1] )
clk_out <= !clk_out;
end

ankey1985

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uestczhb

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