Xilinx 的Core generator的Map的问题，谢谢。 generator, Core, Map, Xilinx

wetmudwetmud

用Xilinx 9.i的Core generator 生成一个加法器，一路都是默认的，可以综合，Map的时候，出现了下列的错误，不知道是因为啥，怎么解决？

ERRORack:198 - NCD was not produced. All logic was removed from design.  This
   is usually due to having no input or output PAD connections in the design and
   no nets or symbols marked as 'SAVE'.  You can either add PADs or 'SAVE'
   attributes to the design, or run 'map -u' to disable logic trimming in the
   mapper.

谢谢。

wetmudwetmud

谢谢斑竹！！

是没有作为一个元件用，我直接用Core generator生成的，然后把.vhd文件作为source引入，就直接综合，映射这个.vhd文件了，应该算是Top文件这样不行吗？我生成加法器的时候已经设置了输入输出端口了呀。

正确的应该怎么做，需要再做一个Top文件例化一下这个加法器吗？我没有东西可以参考，斑竹能简单说下吗？

NCD 和PAD是啥的缩写阿？都不明白。

[此贴子已经被作者于2007-4-9 10:34:09编辑过]

wetmudwetmud

好的。谢谢。

但是这样就出现另外一个帖子的问题了，就是出现了IBUF和OBUF。

不光用core的时候有，其他自己编写的时候都有。

我想问一下，如果把core直接和其他的component相连的话，综合之后还有IBUF和OBUF吗？不想有IBUF和OBUF。就想信号直接连过来。

wetmudwetmud

顶下

wetmudwetmud

谢谢斑竹。不是很理解。