关于JESD204B转换器与FPGA匹配的设计关键点 转换器, 关键点, 发射器

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关键字：JESD204B转换器   FPGA   高速串行接口  

哪些转换器特性可用于延长系统中的JESD204B链路，并仍能保持优异的数据完整性？

JESD204B规范列出了符合20cm传输线路要求的标准。印刷电路板(PCB)走线材料的物理特性对于信号在传输期间会遇到何种衰减起主导作用。然而，多数转换器和FPGA上的有源通道补偿技术有助于提高链路性能。

转换器或FPGA发射器输出可以提高串行数据的高带宽部分，同时保持低带宽部分不变。该技术被称为预加重。由于低通信号衰减首先影响信号的高带宽部分(上升和下降时间)，预加重有助于提高串行信号传输距离。

对于接收器也一样，DAC或FPGA可以向输入信号提供自动增益控制和EQ，以提高传输线路末端可见信号的高频部分。该技术通常具有不同的增益和均衡器设置，以帮助根据系统需求优化数据恢复。除了均衡阶段，Xilinx还提供内部探测工具，从而将在FPGA中见到的数据眼形象化(图3)。




图3.在ADC至FPGA的JESD204B传输线路中转换器/发射器的预加重，放大了信号的高带宽部分，同时接收器/FPGA的均衡可恢复衰减信号。Xilinx的内部眼扫描工具可对FPGA中的眼进行内部探测。






针对转换器还能做些什么处理，以减少发送给或来自于FPGA的数据量？

为了减小FPGA的计算负担，一些转换器供应商在整个转换器解决方案中添加了数字处理部分。一些信号处理系统只需使用经滤波的信号带宽部分。发射和处理送至或来自FPGA的全带宽数据是一种开销负担，完全没有必要。

例如，ADC可实现数字下变频(DDC)功能，可以有效地将将每四个模拟采样中的第一个发送给FPGA。数字滤波数据可在JESD204B接口上使用更低的数据速率，并且无需在FPGA上配置DDC时钟。

相反，DAC插值功能可以允许仅使用1/4数据速率，将数据从FPGA发送至DAC，并且使用复杂算法对四个采样中的其余三个进行数字插值。DAC插值方式仅可以传输数据的一个子集，然后在采用模拟格式输出前在转换器中完全组装。

我的FPGA需要支持多少SERDES通道/转换器？

无论您的链路是采用单一转换器还是多个转换器，转换器接与FPGA接口的JESD204B通道数与线路速率、转换器采样速率、数据包效率直接相关。虽然转换器可以提供四条JESD204B通道，但以1/2最大转换器采样速率运行的系统可能仅需使用两条通道。每个转换器可依不同的设计来实现不同的JESD204B通道数、速度和数据包。可查看转换器数据手册，看看什么选项最适合您的应用。

我能够将多个转换器与单一FPGA实现同步吗？

是的，这可以做到，只要FPGA支持的通道数足以满足应用所需。多ADC系统的主要难点之一是对齐采样信号，这些信号在从模拟至数字采样过程中具有不同的延迟时间。JESD204B接口对系统参考信号(SYSREF)有相应规定。这有助于为系统中的各转换器创立确定的延迟时间，从而为多
转换器同步提供解决方案。由于JESD204B上采用数据帧，来自于多个ADC的数据帧就可以在FPGA的后处理步骤中对齐。这样就可以校正转换器和FPGA收发器之间的延迟不匹配。

同样，FPGA在将数据发送至多个DAC前，可以先将数据进行帧对齐。这是考虑到那些需要通过单一或几个FPGA来同步多个转换器的系统。一些转换器供应商还在正式技术规格外提供额外的同步功能，用于标注特定采样。如果您的系统需要多转换器同步，需尽量减少转换器连接的JESD204B通道数，并选择最强性能的FPGA。

JESD204B协议中规定，需对齐来自于多个ADC、具有不同延迟的采样数据从而在FPGA中实现同步。图4显示了来自多个链路的帧数据或标记的样本如何针对同步处理进行重对齐。

我的应用需要怎样的FPGA布速来处理数据？

JESD204B接口采用嵌入式时钟来进行高速串行数据传输。然而，FPGA需要更慢的参考时钟作为主时钟来处理数据。FPGA系列和产品的布速决定这一功能。考虑FPGA需选择哪种方式处理转换器数据相当重要。例如，负责采集周期性离散数据集至存储器的应用，和全速连续处理并发送数据的应用，这两者可能需要不同的FPGA布速。