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- UID
- 13804
- 性别
- 男
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我做了一个设计
只加了频率的约束，我期望是100MHz，综合出来的结果和布局布线之后结果显示都是103MHz左右，当然综合后的结果要高一点点.也说没有setup和hold时序的违反。但是但是
在用modelsim进行PAR后仿真的时候就报了很多的setup时序违反，很多都是那个什么XFF.v的模块里面报出来的。请问大家这是怎么回事呢？我综合后的报告里面所有的slack都是正的阿？
还有还有，就是我想要加约束，我也知道工具怎么用了，但是各个约束应该加多少才合适我就不清楚了。比如说什么pad to Clk吧，我就不太清楚了。麻烦高手们能给俺举个例子说明一下吗？
还有还有，能不能解释一下PAD到底是什么东东？他跟FPGA的输入输出管脚有什么关系呢？
谢谢谢谢！ | |
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