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kingiori发表于 2005-3-7 00:26 | 只看该作者

是PIN[76],不好意思,打错了!!望高手指教!!!

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htimlcn发表于 2005-3-7 15:40 | 只看该作者

我也用的是up3
咱们问题一样！

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htimlcn发表于 2005-3-7 15:40 | 只看该作者

而且那个文档还有明显错误
现在都郁闷了！！

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luoxf7发表于 2005-3-10 16:15 | 只看该作者

管脚复用基本原理

在FPGA里面用一个简单的MUX，将这些信号复用到一个输出管脚上，是不会有冲突的。Nios不可能同时访问SRAM和SDRAM。用片选信号来选通。

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kingiori发表于 2005-3-13 11:27 | 只看该作者

已经在试验中了，大概下个星期一二会有具体的结果。

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kingiori发表于 2005-3-18 12:44 | 只看该作者

发现在做UP3 Kit(EP1C6Q240C8)的时候发现一个不小不大的问题!望大家指教

Kit, 指教

老板要我用NIOSII来控制UP3,就是altera新推出来的教学的板子,用的是cyclone的EP1C6Q240C8, 我玩来玩去,发现这块板share的管角很有问题. 比如当SRAM的地址线15和14与SDRAM的RAC和CAS用的同一pin[75][76]的时候,我用的是SRAM的地址线,当我用logic analyser(暂叫逻辑分析器)来把这四个管交导出来看的时候,发现很多时候他们都是冲突的, 也就是说在同一个clock的下面,同样是pin[76] SRAM的地址[15]是logic '1' 而SDRAM的RAS是零,那他们既然共用同一个PIN,那这个pin[16]道底应该是'1'或者'0'呢!!![em14]

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