用基于CAM的DDR控制器架构实现DDR DRAM效率最大化 控制器, 第三方, 设计师, 供应商, 带宽

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关键字：CAM   DDR控制器   DRAM效率  
多年来，对芯片外部DDR SDRAM的访问已经成为SoC设计的一个不可分割的部分。当考虑DDR IP时，SoC设计师面临的一个选择是自己做IP还是从第三方IP供应商那里获得授权。
正如大多数IP一样，选择DDR接口IP的标准包括面积、功耗、功能和性能。随着更多的功能和应用被集成到SoC之中，CPU所需的处理能力和其它处理功能也必须相应地提高。与处理能力提高携手并进的通常是DDR带宽需求的提高，因此性能便成为了选择DDR IP的最重要标准。

起初，DDR SDRAM被设计成目前架构的一个主要原因是为了满足我们熟知的DDR SDRAM体系结构要求。它的主要目的就是创造一种小尺寸和引脚数量少的低成本片外存储器。SDRAM的存储单元非常小，它们由单通道栅极晶体管和储存电荷的电容构成。该接口通过共享相同的、用于读写的总线和分清行列的地址引脚来降低使用的引脚数量。虽然实现低成本这一主要目标得以实现，但它导致了一种不能以高效的方式进行随机寻址的芯片外存储器架构。为适应数据写入或从SDRAM读出的低效率，SoC需要使用一个控制器来管理对DDR SDRAM的访问。当今绝大多数存储器控制器都会考虑DDR SDRAM的低效性，并且试图重组到DDR SDRAM的命令，以将无效指令数量减至最少，并提高SoC访问SDRAM的效率(带宽)。

DDR SDRAM控制器传统上通过使用一个先入先出(FIFO)架构来评估流量请求队列(通常被称为一种前瞻性)来对流量重新排序。后来，随着技术进步引入了一种新的DDR控制器，它充分利用了一种内容可寻址存储器(CAM)前瞻性架构来对流量重新排序。