请问MAX+PLUS2中如何产生一个17进制的计数器？
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- UID
- 1060
- 性别
- 男
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- UID
- 74378
- 性别
- 男
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- UID
- 73811
- 性别
- 男
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wbt8714@sohu.co 该用户已被删除
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你用语言(vhdl 或者verilog hdl）编一个程序就可以了拉。比如用verilog hdl：
module counter17(clk,out);
input clk;
output[4:0] out;
reg[4:0] out;
always@(posedge clk )
begin
if(out==17) out=0;
else out=out+1;
end
endmodule
就这么简单，不过如果你没有学过这种语言的话，那就直接用原理图输入法拉！好象在LPM中也有！你可以自己设置。 |
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- UID
- 73811
- 性别
- 男
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- UID
- 73811
- 性别
- 男
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- UID
- 73811
- 性别
- 男
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该程序我在MAX+PLUS2下仿真，好象不对，并没有记数
| 该程序我在MAX+PLUS2下仿真，好象不对，并没有记数 |
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- UID
- 73811
- 性别
- 男
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仿真时，我的设置是OE，CE，LOAD均为1，CLR为0，CLK为时钟，DATA为HEX类型，输入3，
| 仿真时，我的设置是OE，CE，LOAD均为1，CLR为0，CLK为时钟，DATA为HEX类型，输入3，可是输出Q还是为3 |
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shirleydp@sohu. 该用户已被删除
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| OK开始记数了，太感谢您了，顺便问一句怎么把CLK的间隔调小一点，现在只能看到5个记数脉冲，我想看看后面的 |
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shirleydp@sohu. 该用户已被删除
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| 怎么记数到15就重新开始了，是不是应该把DATA设成BIN的格式 |
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shirleydp@sohu. 该用户已被删除
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有，shirleydp@sohu.com
太谢谢您了 |
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