3.2 发送电路的设计
根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位)，在发送完这10位后，就应该停止发送，并使发送端电平处于逻辑1，然后等候下次的发送。下面是实现上述功能的VHDL源程序：
Library Ieee;
Use Ieee.Std_logic_1164.All;
Entity Com Is
Port(Clk,En:in Std_logic;
Send_data:in Std_logic_vector(9 Downto 0);
Serial ut Std_logic);
End Com;
Architecture Com_arc Of Com Is
Begin
Process(Clk)
Variable Count:integer Range 0 To 9 :=0;
Begin
If En=''0'' Then
Count:=0;
Serial<=''1'';
Elsif Rising_edge(Clk) Then
If Count=9 Then
Serial<=Send_data(9);
Else
Serial<=Send_data(Count);
Count:=Count+1;
End If;
End If;
End Process;
End Com_arc;
其中，Send_data(0 To 9)表示需要发送的数据帧，发送时，开始位Send_data(0)必须为逻辑0，停止位Send_data(9)必须为逻辑1，否者与硬件电路连接的设备接收到的数据会出现错误。在发送每一帧之前，首先给输入端En一个低电平脉冲，让电路复位(Count置0)，然后开始发送。变量Count 在进程中用来记录发送的数据数目，当数据帧发送完后，发送端就一直发送停止位(逻辑1)。
3.3 时序仿真
选EDA 工具，对VHDL源程序编译。用的是 Altera公司的MAX+Plus II 9.3 Baseline，这个工具支持VHDL的编译、仿真。图2是编译后的仿真结果，其中，Clk为频率9600Hz的时钟，Send_data0为开始位， Send_data[8..0]为数据位， Send_data9为停止位。结果显示，输出完全是按数据帧格式发送的。
4 串行接收电路的设计
接收电路比发送电路要复杂，接收电路要时实检测起始位的到来，一旦检测到起始位到，就要将这一帧数据接收下来。为提高接收的准确性，减少误码率，每一位数据都用3倍频的波特率对数据进行采样（如图3所示），然后对3次采样结果进行判决：如果3次采样中至少有2次为高电平，则接收这一位数据被判决为高电平，否者，为低电平。
4.1 波特率发生器和采样时钟的设计
为完成3次采样，除了频率为9600Hz的接收时钟外，还要有一个3倍频的采样时钟。下面是实现上述功能的VHDL源程序：
Library Ieee;
Use Ieee.Std_logic_1164.All;
Entity Count625 Is
Port(Clk,En:in Std_logic; Clock1,Clock3:Out Std_logic);
End Count625;
Architecture Count625_arc Of Count625 Is
Begin
Process(Clk,En)
Variable Count:integer Range 0 To 625 :=0;
Begin
If En=''0'' Then
NUll;
Elsif (Rising_edge(Clk)) Then
Count:=Count+1;
If Count=625 Then
Clock1<=''1''; Count:=0;
Else
Clock1<=''0'';
End If;
If (Count=100 Or Count=300 Or Count=500 ) Then
Clock3<=''1'';
Else
Clock3<=''0'';
End If;
End If;
End Process;
End Count625_arc;
其中Clk为6MHz的时钟；En控制波形的产生； Clock1为9600Hz的接收时钟； Clock3为3倍频的采样时钟。 |
