由于FPGA中乘法器资源非常宝贵，为了提高乘法器资源的利用率，采用时分复用的方法，考虑只用一个乘法器，对其进行时分复用。在不需要较高采样速率的系统中，这种结构可以做到实用高的性价比。在设计滤波器时，根据实际情况灵活地选择乘法器的复用次数Ⅳ和采样频率。从上次加法运算结束到这次加法运算开始的时间间隔内，乘法器应完成N次乘法运算，也就是实现了一次卷积运算，这样就只需要一个乘法器，其时序关系，如图7所示。
时分复用结构框图，如图8所示。
根据FPGA的速度等级和数据的采样频率，选择乘法器的复用次数为40。利用StratixⅢ的专用增强型锁相环(Enhanced PLL)的倍频功能，生成一个40倍采样频率的时钟作为乘法器的时钟，使乘法器在一个稳定的数据周期内完成40次乘法运算。每40阶作为一个乘累加单元，分别处理，最后对各单元结果求和。每个单元使用两个40选1的选择器，一个选择参与运算的数据，另一个选择参与运算的相应匹配系数，数据和系数同时送到乘法器内，完成运算后，送到累加器中，每完成40次乘法，锁存累加结果yk(n)，各级的yk(n)相加，得到最终的脉压结果y(n)。通过时分复用技术，乘法器的数量只需原来的1／40。
输入时宽带宽积为1 028的线性调频信号，系统实测脉压实部虚部以及模值，如图9所示。
把实测数据导人Matlab进行分析，得到主副比为-42．38 dB，满足了系统的要求，如图10所示。
通用信号处理板实物图，如图11所示。
3 结束语
文中设计的基于CPCI总线的通用FPGA信号处理板，具有庞大的数据处理能力和高实时性，在实际应用中实现了数字下变频，大时宽带宽积数字脉冲压缩等功能。不用过多考虑硬件设计问题，只要根据通用信号处理板上的资源情况，将设计任务合理地配置到板上各处理单元中，就可提高系统的可靠性，缩短设计周期。这对于数据处理要求高、实时性强、数据量大、处理算法复杂多变的雷达信号处理系统，有着重要的实际意义。 (编辑：chiying) |
