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飞思卡尔™半导体(Freescale Semiconductor)
» 锁相环pll问题
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锁相环pll问题
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qiangren
发表于 2005-10-24 10:44
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只看该作者
锁相环pll问题
pll
,
锁相环
我正在做tpms,关于rf2的发射问题,是否需要设置pll的分频率才能实现434hz的频率?还是只要band为高,外部晶振为13.56即可,根本没必要管pll?
当pll in lock-in rang时,只要data 端出现一个高电平就可传输,是否需要设置pll控制寄存器?还是只需一个延时程序?
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qiangren
发表于 2005-10-24 22:44
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只看该作者
不妙!外部晶振13.56根本不起振,我用的是c5是27p,是电容选取的缘故吗?能不能推荐应该选用多大的电容?谢谢!
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qiangren
发表于 2005-10-24 22:46
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只看该作者
顶了12小时了,大虾们帮帮忙吧!
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发表于 2005-10-25 22:18
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只看该作者
http://bbs.eccn.com/dispbbs.asp?boardID=3&RootID=45573&ID=45665
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发表于 2005-10-26 22:40
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只看该作者
起振了,原来是把管脚设错了,麻烦carter兄。由于我软件编程方面的东东较少,对发射部分的流程不是很明白?能否指点一二。
你是确定发射是正确的?
[em01][em01][em01]
[此贴子已经被作者于2005-10-26 22:40:34编辑过]
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qiangren
发表于 2005-10-26 22:43
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只看该作者
我正在做tpms,关于rf2的发射问题,是否需要设置pll的分频率才能实现434hz的频率?还是只要band为高,外部晶振为13.56即可,根本没必要管pll?
当pll in lock-in rang时,只要data 端出现一个高电平就可传输,是否需要设置pll控制寄存器?还是只需一个延时程序?这个问题能否指点一二
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发表于 2005-10-27 11:46
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只看该作者
RF2通过BAND和晶体来选择载波频率。
PLL in lock-in range,当时间t大于lock-in所需的最大时间,data的上升沿启动数据的发送。
如果你无法调试出发射功能,建议将等待时间先拉长,调试出来后,在逐步减少到合理值。
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发表于 2005-10-27 21:27
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只看该作者
谢谢!我明白了!
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发表于 2005-10-27 21:27
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谢谢!我明白了!
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qiangren
发表于 2005-10-27 22:46
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只看该作者
再麻烦luckydog兄两个问题:
1.我的数据可以实现发射,只是觉得频率不对,dataclk端正确,输出是212khz,可我测了一下cfsk与rfout,频率分别为30khz左右和10khz左右,因为我接收部分还存在问题,这样的话,如何得知发射部分是否正确?
2.我自己制作了一根天线,是否只要发射部分与接受部分没问题的话,就可以通信了?还是得有专门的天线?
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发表于 2005-10-27 22:50
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只看该作者
哦!对了!还有一个问题:
我是直接将数据送进data端的,好像单单这样是无法与dataclk端同步的,那该怎么处理?还是数据传输自动与dataclk端同步?
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发表于 2005-10-28 19:42
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顶了一天时间,大虾帮帮忙!
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qiangren
发表于 2005-10-29 21:17
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老兄!帮忙啊!我快顶不住了!
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qiangren
发表于 2005-10-29 21:21
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有些问题我已经明白了,就剩最后一个问题:
仅通过发射收部分能不能判断你的软件编程是否正确?通过什么来判断?谢谢!
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qiangren
发表于 2005-10-31 09:49
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帮帮忙啊!一个星期没进展,好急啊!
有些问题我已经明白了,就剩最后一个问题:
仅通过发射收部分能不能判断你的软件编程是否正确?通过什么来判断?谢谢!
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