求助#5延迟形成什么电路？ 电路, 延迟, 求助, 形成

awei112625

1。在verilog hdl钟 用#+数字形成的延迟在综合中形成了什么样的电路，能不用是不是应该尽量不用这种延迟。
2。用与门作延迟是不是比较好。
3。在verilog hdl语言中用元件例化的延迟比直接用程序全部列出来的延迟大吗？