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[求助]关于TS 流嵌入控制数据的设计,要求用vhdl

[求助]关于TS 流嵌入控制数据的设计,要求用vhdl

TS 流嵌入控制数据的设计,

设计的要求是用控制数据替换MPEG-2 TS 流中的空帧。相关的端口信息如图1所示:


图中的TS_IN[7:0]、CLK、SYNC分别为MPEG-2 TS 流的数据信号、字节时钟、同步信号。时序图如图2所示:



MPEG-2 TS流的基本单元是帧结构,分为数据帧和空帧。每帧包含188个字节,第一个字节为同步字节,即HEX“47”;空帧的标志是第二字节的低5位和第三字节全为‘1’,即HEX“1FFF”。
DIN[7:0]、CLK_W是需要嵌入的控制数据和相应的字节时钟。
RESET是系统的复位信号。
TS¬_OUT[7:0]是加入了控制数据的MPEG-2 TS 流,码率与输入TS流相同。

注意:CLK与CLK_W相差很大,且不同步。即TS流是高速数据流(数MHz ~ 十几MHz),控制数据DIN是低速码流(数十KHz)。

实现要求:TS流中的空帧很多,将某些空帧(188字节)全换为控制数据DIN(即在该空帧位置处构成一新的数据帧),按照TS流格式进行传输。TS流数据帧中的数据和控制数据不能出现丢失。
设计目标:完成VHDL的描述,用EDA开发系统完成仿真验证。


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