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vhdl编写的两个模块连不起来

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mrtaozi发表于 2005-8-12 13:30 | 只看该作者

vhdl编写的两个模块连不起来

vhdl, 模块, 编写
我用vhdl写了两个模块，其中一个是内置ram，一个是自己写的，当把它们直接连起来的时候编译总通不过，说目标文件有0个引脚，实在是没办法。望高手不吝赐教！
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hello
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fllong发表于 2005-8-15 12:08 | 只看该作者
你的设计里没有任何输入输出引脚吧？所以会出错。
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mrtaozi发表于 2005-8-15 23:22 | 只看该作者
没有引脚时它会报没引脚，加完输入输出后仍然报这个错。
请问是不是在两个器件之间要加缓冲什么的？
hello
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swarm发表于 2005-8-16 17:06 | 只看该作者
不用啊,我做DDS，自己编相位累加器，输出相位地址直接读取内嵌ROM,ROM是用LMP＿ROM做的，没有错了，下到板子还正确，看看你设置的参数吧，没遇见过这类问题
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