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ISE中如何实现信号的若干级门延时而不被优化掉？

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f2h发表于 2005-9-9 18:05 | 只看该作者

ISE中如何实现信号的若干级门延时而不被优化掉？

ISE, 信号, 延时
希望将一个脉冲在CPLD中延时十几个门的时间，本来用级连的门就可以，但在ISE下不知道如何设置才能使级连的门不被优化掉。

呵呵，解决了。

[此贴子已经被作者于2005-9-7 22:50:26编辑过]





[此贴子已经被作者于2005-9-9 18:05:43编辑过]

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