请帮我看看，为什么我的板子vertify Design中的Connectivity会出现这样的问题？ Connectivity, Design, 板子, vertify

minipawpaw

我的板子是四层的，top，GND，Power，bottom，我在vertify design中的connectivity时，会出现这样的问题？

CONTINUITY ERRORS REPORT -- 数字板914(改)C.pcb -- Fri Sep 16 09:50:17 2005



Isolated subnets for: GND

*** subnet # 1
U10.31

*** subnet # 2
U10.30

*** subnet # 3
U10.32

*** subnet # 4
U10.33

*** subnet # 5
U10.29

*** subnet # 6
C1.2 C11.1 C12.1 U8.4 C14.2 C15.1 C25.2 C19.2 C28.1 C30.2 C29.1 C3.2 VIA(1100,1996 L1) C33.2 VIA(1170,2010 L1) R60.1 VIA(860,1906 L1) VIA(938,1976 L1) VIA(864,1976 L1) C34.1 C39.1 C35.2 C36.1 C37.1 C38.2 C4.1 C43.1 U13.14 C44.1 C49.1 C5.1 C50.1 C51.1 C52.1 C58.1 C57.1 C61.1 C65.1 C7.1 C72.1 C73.1 C8.2 C9.1 TP8.1 VIA(2726,586 L1) L10.2 L5.1 L7.2 R27.2 R75.1 TP7.1 U1.1 U1.7 U1.11 U1.37 U1.45 U1.60 U1.64 U1.100 U1.102 U1.144 U12.17 U12.18 U12.20 U12.24 U14.2 U2.27 U2.46 U4.4 U5.2 U5.3 U5.12 U5.21 VIA(1906,1692 L1) U6.15 U6.16 U6.36 U7.22 U9.21 U9.22 U9.28 U13.1 U3.12 U3.34 C59.2 U10.3 U10.9 Q5.2 C68.2 C74.2 R81.1 C42.1 Q1.2 R80.2 Q3.2 Q4.2 U11.3 U15.3 VIA(2306,1147 L1) VIA(1556,1482 L1) C54.1 C69.2 C10.1 VIA(1591,4074 L1) R76.1 C6.1 C63.1 C2.1 C47.2 C48.2 VIA(1319,3992 L1) C60.2 C41.2 C40.2 VIA(1318.9,2027.56 L1) J1.13 J5.4 J7.5 VIA(1046,6308 L1) VIA(1175.2,612.2 L1) VIA(487,4975 L1) VIA(793.31,612.2 L1) VIA(1180,4807 L1) VIA(1320,4890 L1) VIA(3322.83,4196.85 L1) VIA(2666,6139 L1) VIA(2867,4993 L1)


我明明都打了花孔的啊，也显示出来了，好像我所有的GND花孔都没有用似的，这是怎么回事？请大家指点一下！我的图的问题出在哪里啊？真郁闷！！还急着能赶快把板子做出来呢！

一通百通

U10的6个防热焊盘本意是接地，但是原理图没有U10的29PIN-33PIN。

minipawpaw

不过，我在POWERPCB  的ECO里 已经把这几孔和GND连上了的呀，我觉得 可能还是这几个焊盘画的有问题，但是我有不知道问题在哪里？

ggino0755

把POUR MANAGER框的ATTRIBUTE设为GND