求教verilog中乘法的使用

cpc1990410

off_set <= (valid_blk_cnt) << 3 + (row_slice_cnt - 1) << 4 + (row_slice_cnt - 1) << 6;我在ise里面使用这样的赋值语句，目的是想得到(valid_blk_cnt)x8+(row_slice_cnt - 1)x80的结果，可是仿真的结果不对，请问这样的乘法移位运算在verilog中是怎么使用的，对这几个变量的位宽有什么要求？