如何约束经过BUFGMUX的时钟信号？ 时钟, BUFGMUX, 信号

encaon

这是一个级联设计，如果上个节点存在，那么使用上个节点的时钟，如果不存在，则使用本节点的时钟。两个时钟通过BUFGMUX生成一个时钟CLK，最终整个系统使用CLK来驱动。比较郁闷的是CLK也有输出，而且是一个LVDS的差分输出，问题产生在这里，因为CLK同PAD连在一起，网络一样，CLK这个网络综合过后就不存在了，如果在时序约束文件里面使用CLK就报错。请问怎么使用时序约束CLK。

xlnxfpga

没有看懂你的问题。