请教

我在做逻辑电路时遇到一个问题想请教高手,信号的上升沿与下降沿同时用来判断时钟的选择,即上升沿选择时钟一,下降沿选择时钟二,这个逻辑怎么设计?

请高手指点

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贵宾

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bob007发表于 2005-11-14 09:09 | 只看该作者

信号、时钟的频率是什么关系呀,不太清楚.

信号的上升沿与下降沿都是瞬间的事情,怎么来选择呢,至少也要电平触发吧

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skyeasing发表于 2005-11-16 11:35 | 只看该作者

如果是Verilog描述，就用negedge signal 和posedge signal作为敏感变量。

如果是VHDL描述，就用这个signal作为Process的敏感变量，在process里面加上类似下面的语句： if （signal'event and signal='1'） --判断上升沿；

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Poet with knife- Blood Romantic

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