关于ISE的全局时钟“约束”的不解 ISE, 时钟, 全局

lbgy

我用Xilinx的SpartanII芯片。
写的一段非常短小的代码，把IO都分配了引脚，用ISE7.1中的XST综合的时候，系统自动把我的两个输入认为是全局时钟，并且分配了引脚。

我查了一本邮电出版社出版ISE5使用的书，上面写道：可以进行约束，这里介绍一下在×××和×××（另外两种综合工具）中操作的办法。难道ISE中的XST不能进行全局时钟的约束吗？我查了好久也没有找到XST中有哪项设置可以控制全局时钟的布局的。

比如我希望全局时钟从哪个引脚输入。我不希望哪个引脚作为全局时钟信号。

这样的约束在ISE中有吗？请各位同行探讨指点。

bob007

可以在FPGA EXPRESS中的EDIT CONSTRAINTS编辑综合约束文件(.CTL),可以设置的.

也可以直接改.CTL文件,"ORT CLK GOLBAL_BUFG " DONT USE" ",命令指定输入端口信号的CLK不使用全局时钟资源.

skyeasing

你的电脑上，本地ISE的安装目录下有个文件，例如：
..\Xilinx71\doc\usenglish\books\docs\cgd\cgd.pdf

从Chapter4 开始看吧。

XST的properties里面有个选项“Number of Global Clocks”可以对全局时钟的选用进行控制。